JPH0653321A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0653321A JPH0653321A JP4200738A JP20073892A JPH0653321A JP H0653321 A JPH0653321 A JP H0653321A JP 4200738 A JP4200738 A JP 4200738A JP 20073892 A JP20073892 A JP 20073892A JP H0653321 A JPH0653321 A JP H0653321A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- amplitude
- circuit
- voltage
- Prior art date
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- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】電源電圧に対する耐圧が、外部より印加される
電源電圧より低い回路ブロックを含むチップのシステム
構成方法を開示する。 【構成】外部から印加される電源電圧は、配線３０を通
して各インターフェースブロックに供給され、５Ｖ振幅
を要するところはインターフェースブロック５０を使用
し、５Ｖ未満振幅を必要とするところはインターフェー
スブロック５１を、分散配置された降圧回路７１よりの
電源の供給を受けて使用する。また内部回路ブロックに
対しては配線４０を通じて、各回路ブロックに設けられ
分散配置された降圧回路８１を通して降圧電圧が供給さ
れる。
電源電圧より低い回路ブロックを含むチップのシステム
構成方法を開示する。 【構成】外部から印加される電源電圧は、配線３０を通
して各インターフェースブロックに供給され、５Ｖ振幅
を要するところはインターフェースブロック５０を使用
し、５Ｖ未満振幅を必要とするところはインターフェー
スブロック５１を、分散配置された降圧回路７１よりの
電源の供給を受けて使用する。また内部回路ブロックに
対しては配線４０を通じて、各回路ブロックに設けられ
分散配置された降圧回路８１を通して降圧電圧が供給さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に回路ブロックを含む半導体集積回路装置に関す
る。
し、特に回路ブロックを含む半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置では、図３に
示すように、ＭＯＳトランジスタのゲート長が０．７μ
ｍ以上である半導体集積回路（以下ＩＣと記す）のチッ
プに加えられる電源電圧として５Ｖが用いられてきた。
ところが、ゲート長が０．６μｍ以下になると、５Ｖを
印加していたのではゲート電極とドレイン領域間の電界
強度が非常に強くなり、いわゆるホットエレクトロン効
果と呼ばれる高エネルギーの２次電子の発生を招き、こ
の高エネルギー電子がゲート絶縁膜に飛び込んで界面準
位を変化させ、このためにトランジスタの特性を変えて
しまう。この程度は使用時間に依存し、従って使用時間
と共にＩＣの特性は変化してしまう。こうした寿命の低
下をおさえるには、電界強度を緩和する必要があり、従
ってかかるトランジスタを有する回路ブロックへの電源
電圧は、例えば３Ｖとするなど５Ｖより低く設定しなけ
ればならない。
示すように、ＭＯＳトランジスタのゲート長が０．７μ
ｍ以上である半導体集積回路（以下ＩＣと記す）のチッ
プに加えられる電源電圧として５Ｖが用いられてきた。
ところが、ゲート長が０．６μｍ以下になると、５Ｖを
印加していたのではゲート電極とドレイン領域間の電界
強度が非常に強くなり、いわゆるホットエレクトロン効
果と呼ばれる高エネルギーの２次電子の発生を招き、こ
の高エネルギー電子がゲート絶縁膜に飛び込んで界面準
位を変化させ、このためにトランジスタの特性を変えて
しまう。この程度は使用時間に依存し、従って使用時間
と共にＩＣの特性は変化してしまう。こうした寿命の低
下をおさえるには、電界強度を緩和する必要があり、従
ってかかるトランジスタを有する回路ブロックへの電源
電圧は、例えば３Ｖとするなど５Ｖより低く設定しなけ
ればならない。
【０００３】ところが、ＩＣを搭載する装置では、従来
レベルの５Ｖ系ＩＣと３Ｖ系のＩＣとを組み合わせて装
置全体の機能を構成する場合があり、このときには少く
とも２種類の電源を用意しなければならないが、小型装
置ではこのための体積増加は致命傷ともなり得る。
レベルの５Ｖ系ＩＣと３Ｖ系のＩＣとを組み合わせて装
置全体の機能を構成する場合があり、このときには少く
とも２種類の電源を用意しなければならないが、小型装
置ではこのための体積増加は致命傷ともなり得る。
【０００４】
【発明が解決しようとする課題】このように従来デバイ
スと新デバイスを混在させて使用する場合の新デバイス
側の対応として、例えば３Ｖしか加えられないデバイス
にも外部からは５Ｖを印加して使用できるよう工夫する
ことが必要である。更に、ＣＭＯＳ系デバイスでは、５
Ｖ系デバイスは５Ｖの振幅を持つ入力信号を必要とし、
また５Ｖの振幅を持つ出力を出すので、上記新デバイス
への入力信号またデバイスからの出力信号は同様に５Ｖ
の新幅が出せるよう工夫する必要がある。更に、同様の
新デバイスを複数個使用している場合には、それらのデ
バイス間では必ずしも５Ｖ振幅の信号の送受を行う必要
はなく、例えば３Ｖ系ＣＭＯＳデバイス間では３Ｖ振幅
の信号送受を行えば良い。すなわち、新デバイスでは、
入力，出力は５Ｖと例えば３Ｖとの２種振幅に用途に応
じて自在に使い分けられるものであるのが望ましい。
スと新デバイスを混在させて使用する場合の新デバイス
側の対応として、例えば３Ｖしか加えられないデバイス
にも外部からは５Ｖを印加して使用できるよう工夫する
ことが必要である。更に、ＣＭＯＳ系デバイスでは、５
Ｖ系デバイスは５Ｖの振幅を持つ入力信号を必要とし、
また５Ｖの振幅を持つ出力を出すので、上記新デバイス
への入力信号またデバイスからの出力信号は同様に５Ｖ
の新幅が出せるよう工夫する必要がある。更に、同様の
新デバイスを複数個使用している場合には、それらのデ
バイス間では必ずしも５Ｖ振幅の信号の送受を行う必要
はなく、例えば３Ｖ系ＣＭＯＳデバイス間では３Ｖ振幅
の信号送受を行えば良い。すなわち、新デバイスでは、
入力，出力は５Ｖと例えば３Ｖとの２種振幅に用途に応
じて自在に使い分けられるものであるのが望ましい。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部より印加される電源電圧値よりも、当該電
源電圧値に対する耐圧値が低い回路ブロックを有する半
導体集積回路装置において、前記外部印加電源電圧の降
圧回路がチップ内に分散して配置され、降圧後の電源電
圧が前記回路ブロックの電源として供給されてなる。
装置は、外部より印加される電源電圧値よりも、当該電
源電圧値に対する耐圧値が低い回路ブロックを有する半
導体集積回路装置において、前記外部印加電源電圧の降
圧回路がチップ内に分散して配置され、降圧後の電源電
圧が前記回路ブロックの電源として供給されてなる。
【０００６】また、チップ外部とのインターフェースを
とる入力回路、或いは出力回路には、例えばその動作速
度を犠牲にして５Ｖに耐えられる構造を持たせた回路ブ
ロックと、本来の性能が出せる、例えば３Ｖ系の回路ブ
ロックとを使い分け、夫々に電源電圧として５Ｖと３Ｖ
とを印加すれば、ＣＭＯＳ回路の論理振幅として夫々５
Ｖ，３Ｖが自在に扱えるようになる。
とる入力回路、或いは出力回路には、例えばその動作速
度を犠牲にして５Ｖに耐えられる構造を持たせた回路ブ
ロックと、本来の性能が出せる、例えば３Ｖ系の回路ブ
ロックとを使い分け、夫々に電源電圧として５Ｖと３Ｖ
とを印加すれば、ＣＭＯＳ回路の論理振幅として夫々５
Ｖ，３Ｖが自在に扱えるようになる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すレイア
ウト図である。
ウト図である。
【０００９】図１に示すように、外部より印加された電
源電圧５Ｖはパッド２０より電源配線３０を介して５Ｖ
振幅インターフェースブロック５０及び３Ｖ振幅インタ
ーフェースブロック５１に供給されるが、出力電圧の振
幅として５Ｖを必要とするインターフェースブロック５
０には直接５Ｖが印加される一方、３Ｖ振幅で良いイン
ターフェースブロックには降圧回路７１を介して電源電
圧を３Ｖに降圧してインターフェースブロック５１に印
加される。インターフェースブロック５０のみ置くか降
圧回路７１とインターフェースブロッグ５１の組合わせ
を置くかで、各端子のインターフェースの振幅値を選択
できる。尚、ここでは出力振幅について述べたが入力振
幅についても同様に選択が可能である。
源電圧５Ｖはパッド２０より電源配線３０を介して５Ｖ
振幅インターフェースブロック５０及び３Ｖ振幅インタ
ーフェースブロック５１に供給されるが、出力電圧の振
幅として５Ｖを必要とするインターフェースブロック５
０には直接５Ｖが印加される一方、３Ｖ振幅で良いイン
ターフェースブロックには降圧回路７１を介して電源電
圧を３Ｖに降圧してインターフェースブロック５１に印
加される。インターフェースブロック５０のみ置くか降
圧回路７１とインターフェースブロッグ５１の組合わせ
を置くかで、各端子のインターフェースの振幅値を選択
できる。尚、ここでは出力振幅について述べたが入力振
幅についても同様に選択が可能である。
【００１０】一方、内部回路には電源配線４０を介して
各内部回路用の降圧回路８１に供給され、その降圧電圧
が夫々内部回路ブロック６１に供給される。降圧後の電
圧は、夫々の位置における降圧回路８１の出力のみを同
じ位置における回路ブロックだけで他と独立に受けても
良いし、あるグループで降圧後電圧を配線で相互に接続
して大きな１グループを形成してある回路ブロックグル
ープに供給しても良い。以上に於てインターフェースブ
ロック５１，内部回路ブロック６１は、外部より印加さ
れる５Ｖでは耐圧が不足するブロックであり、一方降圧
回路７１，８１それにインターフェースブロック５０は
耐圧が確保されているブロックである。
各内部回路用の降圧回路８１に供給され、その降圧電圧
が夫々内部回路ブロック６１に供給される。降圧後の電
圧は、夫々の位置における降圧回路８１の出力のみを同
じ位置における回路ブロックだけで他と独立に受けても
良いし、あるグループで降圧後電圧を配線で相互に接続
して大きな１グループを形成してある回路ブロックグル
ープに供給しても良い。以上に於てインターフェースブ
ロック５１，内部回路ブロック６１は、外部より印加さ
れる５Ｖでは耐圧が不足するブロックであり、一方降圧
回路７１，８１それにインターフェースブロック５０は
耐圧が確保されているブロックである。
【００１１】図２は本発明の第２の実施例を示すレイア
ウト図である。本実施例では、インターフェース用ブロ
ックに供給する電源系と内部回路に供給される電源系に
分離されている。
ウト図である。本実施例では、インターフェース用ブロ
ックに供給する電源系と内部回路に供給される電源系に
分離されている。
【００１２】図２に示すように、外部より印加された電
源電圧５Ｖはパッド２１を介して５Ｖ振幅を扱うインタ
ーフェースブロック５０には電源配線３１を介して、３
Ｖ振巾を扱うインターフェースブロック５１には降圧回
路７２（２ケ所に分散配置）にて降圧後電源配線３２に
てインターフェースブロック５１に供給される。各イン
ターフェースブロックの配置位置でインターフェースブ
ロック５０を置くかインターフェースブロック５１を置
くかで論理振幅を選択できる。一方、上記とは独立に内
部回路用電源はパッド２２に供給された電源電圧を降圧
回路８２（２ケ所に分散配置）によって降圧してから電
源配線４１にて内部回路ブロック６１の群に供給され
る。
源電圧５Ｖはパッド２１を介して５Ｖ振幅を扱うインタ
ーフェースブロック５０には電源配線３１を介して、３
Ｖ振巾を扱うインターフェースブロック５１には降圧回
路７２（２ケ所に分散配置）にて降圧後電源配線３２に
てインターフェースブロック５１に供給される。各イン
ターフェースブロックの配置位置でインターフェースブ
ロック５０を置くかインターフェースブロック５１を置
くかで論理振幅を選択できる。一方、上記とは独立に内
部回路用電源はパッド２２に供給された電源電圧を降圧
回路８２（２ケ所に分散配置）によって降圧してから電
源配線４１にて内部回路ブロック６１の群に供給され
る。
【００１３】降圧回路は、それ自身で熱を発する。従っ
て仮に降圧回路を１ケ所にまとめて配置すると面積効率
はベストであるが、局所発熱によりその近傍の回路が機
能しなくなる恐れがある。この問題を解決するため、降
圧回路を分散配置する。また、チップ面での発熱はチッ
プ裏面からの放熱以外にボンディングワイヤを伝って逃
げる成分も多く、従ってある程度まとめて形成された本
実施例の降圧回路の如きはボンディングパッド２１，２
２の近傍に配置するのが良い。また、チップ内の熱分布
はできるだけ均一であるのが好ましく放熱の流路から発
熱源が遠い場合には、発熱源は一様に分散されているの
が良い。
て仮に降圧回路を１ケ所にまとめて配置すると面積効率
はベストであるが、局所発熱によりその近傍の回路が機
能しなくなる恐れがある。この問題を解決するため、降
圧回路を分散配置する。また、チップ面での発熱はチッ
プ裏面からの放熱以外にボンディングワイヤを伝って逃
げる成分も多く、従ってある程度まとめて形成された本
実施例の降圧回路の如きはボンディングパッド２１，２
２の近傍に配置するのが良い。また、チップ内の熱分布
はできるだけ均一であるのが好ましく放熱の流路から発
熱源が遠い場合には、発熱源は一様に分散されているの
が良い。
【００１４】
【発明の効果】以上に説明したように本発明は、降圧回
路の使用によって外部から５Ｖの電源電圧を加えても、
耐圧の低い回路を保護することができると共に、降圧後
の電圧をインターフェースブロックの電源電圧とするか
５Ｖそのものを電源電圧とするかによってインターフェ
ースの論理振幅値を自在に端子毎に設定することができ
る。さらに、降圧回路が分散して配置されるので降圧部
分の発熱による局所的温度上昇の度合いが軽減され、チ
ップトータルとして安定した動作を保証することが可能
になる。
路の使用によって外部から５Ｖの電源電圧を加えても、
耐圧の低い回路を保護することができると共に、降圧後
の電圧をインターフェースブロックの電源電圧とするか
５Ｖそのものを電源電圧とするかによってインターフェ
ースの論理振幅値を自在に端子毎に設定することができ
る。さらに、降圧回路が分散して配置されるので降圧部
分の発熱による局所的温度上昇の度合いが軽減され、チ
ップトータルとして安定した動作を保証することが可能
になる。
【図１】本発明の第１の実施例を示すレイアウト図。
【図２】本発明の第２の実施例を示すレイアウト図。
【図３】従来の半導体集積回路装置の一例を示すレイア
ウト図。
ウト図。
２０，２１，２２ パッド ３０，３１，３２，４０，４１ 電源配線 ５０，５１ インターフェースブロック ６０，６１ 内部回路ブロック ７１，７２，８１，８２ 降圧回路
Claims (1)
- 【請求項１】 外部より印加される電源電圧よりも、そ
の耐圧値が低い回路ブロックを有し、前記外部印加電源
電圧の降圧回路がチップ内に分散して配置され、降圧後
の電源電圧が前記回路ブロックの電源として供給される
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200738A JPH0653321A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200738A JPH0653321A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653321A true JPH0653321A (ja) | 1994-02-25 |
Family
ID=16429353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200738A Withdrawn JPH0653321A (ja) | 1992-07-28 | 1992-07-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653321A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| JP2007059924A (ja) * | 2006-09-22 | 2007-03-08 | Mitsubishi Electric Corp | 半導体装置 |
| JP2007335427A (ja) * | 2006-06-12 | 2007-12-27 | Hitachi Ltd | 半導体装置 |
| JP2012094886A (ja) * | 2000-06-22 | 2012-05-17 | Renesas Electronics Corp | 半導体集積回路 |
-
1992
- 1992-07-28 JP JP4200738A patent/JPH0653321A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054937A1 (en) * | 1998-04-23 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6460168B1 (en) | 1998-04-23 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Method of designing power supply circuit and semiconductor chip |
| US6684378B2 (en) | 1998-04-23 | 2004-01-27 | Matsushita Electric Industrial Co., Ltd. | Method for designing power supply circuit and semiconductor chip |
| JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
| US8139327B2 (en) | 2000-06-22 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| JP2012094886A (ja) * | 2000-06-22 | 2012-05-17 | Renesas Electronics Corp | 半導体集積回路 |
| US8634170B2 (en) | 2000-06-22 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| JP2014030043A (ja) * | 2000-06-22 | 2014-02-13 | Renesas Electronics Corp | 半導体集積回路及び半導体装置 |
| JP2007335427A (ja) * | 2006-06-12 | 2007-12-27 | Hitachi Ltd | 半導体装置 |
| JP2007059924A (ja) * | 2006-09-22 | 2007-03-08 | Mitsubishi Electric Corp | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |