JPH0574149A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0574149A JPH0574149A JP3230314A JP23031491A JPH0574149A JP H0574149 A JPH0574149 A JP H0574149A JP 3230314 A JP3230314 A JP 3230314A JP 23031491 A JP23031491 A JP 23031491A JP H0574149 A JPH0574149 A JP H0574149A
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- sense amplifier
- bit line
- bar
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Abstract
(57)【要約】
【目的】本発明はフラッシュライト機能を備えた多ビッ
ト構成の半導体記憶装置でセルアレイの占有面積を増大
させることなくその誤動作及び動作マージンの低下を防
止することを目的とする。 【構成】記憶セルＣからビット線ＢＬ，バーＢＬに読み
出されたセル情報に基づいて前記ビット線に接続された
センスアンプＳＡでセル情報の読出し動作及び記憶セル
Ｃに対する記憶保持動作を行うとともに、フラッシュラ
イト制御回路６で選択して活性化されるフラッシュライ
ト用トランジスタＴrfを動作させることにより、多数の
記憶セルＣのセル情報を一括して書き換えるフラッシュ
ライト機能を備え、トランジスタＴrfはセンスアンプ活
性化回路４から前記センスアンプＳＡに低電位側電源Ｎ
ＳＧを供給する電源供給線にソースを接続し、ドレイン
を前記ビット線に接続し、ゲートをフラッシュライト制
御回路６に接続して構成する。
ト構成の半導体記憶装置でセルアレイの占有面積を増大
させることなくその誤動作及び動作マージンの低下を防
止することを目的とする。 【構成】記憶セルＣからビット線ＢＬ，バーＢＬに読み
出されたセル情報に基づいて前記ビット線に接続された
センスアンプＳＡでセル情報の読出し動作及び記憶セル
Ｃに対する記憶保持動作を行うとともに、フラッシュラ
イト制御回路６で選択して活性化されるフラッシュライ
ト用トランジスタＴrfを動作させることにより、多数の
記憶セルＣのセル情報を一括して書き換えるフラッシュ
ライト機能を備え、トランジスタＴrfはセンスアンプ活
性化回路４から前記センスアンプＳＡに低電位側電源Ｎ
ＳＧを供給する電源供給線にソースを接続し、ドレイン
を前記ビット線に接続し、ゲートをフラッシュライト制
御回路６に接続して構成する。
Description
【０００１】
【産業上の利用分野】この発明はフラッシュライト機能
を備えた半導体記憶装置に関するものである。
を備えた半導体記憶装置に関するものである。
【０００２】ＤＲＡＭの一種類にはシリアルアクセスメ
モリを内蔵したデュアルポートメモリがあり、特に画像
用メモリとして使用される。このようなＤＲＡＭは動作
の高速性が要求されるため、同一ワード線に接続された
記憶セルのセル情報を一括して書換え可能とするフラッ
シュライト機能を備えているが、このような機能を備え
たＤＲＡＭにおいても高集積化及びチップの小型化が要
請されている。
モリを内蔵したデュアルポートメモリがあり、特に画像
用メモリとして使用される。このようなＤＲＡＭは動作
の高速性が要求されるため、同一ワード線に接続された
記憶セルのセル情報を一括して書換え可能とするフラッ
シュライト機能を備えているが、このような機能を備え
たＤＲＡＭにおいても高集積化及びチップの小型化が要
請されている。
【０００３】
【従来の技術】フラッシュライト機能を備えたＤＲＡＭ
の一例を図７に従って説明すると、多数対のビット線Ｂ
Ｌ，バーＢＬにはそれぞれ一つのトランジスタと一つの
容量とから構成される多数の記憶セルＣが接続され、各
ビット線ＢＬ，バーＢＬの各対毎にＮチャネルＭＯＳト
ランジスタＴr1，Ｔr2とＰチャネルＭＯＳトランジスタ
Ｔr3，Ｔr4とからなるセンスアンプＳＡがそれぞれ接続
されている。また、各ビット線ＢＬ，バーＢＬにはそれ
ぞれリセット回路１が接続され、そのリセット回路１に
はリセット電圧供給回路２から１／２Ｖccのリセット電
圧ＶＰＲが供給され、同リセット回路１にＨレベルのリ
セット信号ＢＲＳが入力されるとビット線ＢＬ，バーＢ
Ｌがリセット電圧ＶＰＲにリセットされる。
の一例を図７に従って説明すると、多数対のビット線Ｂ
Ｌ，バーＢＬにはそれぞれ一つのトランジスタと一つの
容量とから構成される多数の記憶セルＣが接続され、各
ビット線ＢＬ，バーＢＬの各対毎にＮチャネルＭＯＳト
ランジスタＴr1，Ｔr2とＰチャネルＭＯＳトランジスタ
Ｔr3，Ｔr4とからなるセンスアンプＳＡがそれぞれ接続
されている。また、各ビット線ＢＬ，バーＢＬにはそれ
ぞれリセット回路１が接続され、そのリセット回路１に
はリセット電圧供給回路２から１／２Ｖccのリセット電
圧ＶＰＲが供給され、同リセット回路１にＨレベルのリ
セット信号ＢＲＳが入力されるとビット線ＢＬ，バーＢ
Ｌがリセット電圧ＶＰＲにリセットされる。
【０００４】各センスアンプＳＡにはセンスアンプ活性
化回路４が接続され、そのセンスアンプ活性化回路４に
Ｈレベルの活性化信号ＬＥが入力されると各センスアン
プＳＡのＮチャネルＭＯＳトランジスタＴr1，Ｔr2のソ
ースに低電位側電源ＮＳＧが供給され、ＰチャネルＭＯ
ＳトランジスタＴr3，Ｔr4のソースに高電位側電源ＰＳ
Ｇが供給される。
化回路４が接続され、そのセンスアンプ活性化回路４に
Ｈレベルの活性化信号ＬＥが入力されると各センスアン
プＳＡのＮチャネルＭＯＳトランジスタＴr1，Ｔr2のソ
ースに低電位側電源ＮＳＧが供給され、ＰチャネルＭＯ
ＳトランジスタＴr3，Ｔr4のソースに高電位側電源ＰＳ
Ｇが供給される。
【０００５】各センスアンプＳＡにはリセット回路５が
接続され、そのリセット回路５には前記リセット電圧供
給回路２から１／２Ｖccのリセット電圧ＶＰＲが供給さ
れ、前記センスアンプ活性化回路４にＨレベルの活性化
信号ＬＥが入力されていない状態で同リセット回路５に
Ｈレベルのリセット信号ＢＲＳが入力されると、前記低
電位側電源ＮＳＧ及び高電位側電源ＰＳＧがリセット電
圧ＶＰＲにリセットされる。
接続され、そのリセット回路５には前記リセット電圧供
給回路２から１／２Ｖccのリセット電圧ＶＰＲが供給さ
れ、前記センスアンプ活性化回路４にＨレベルの活性化
信号ＬＥが入力されていない状態で同リセット回路５に
Ｈレベルのリセット信号ＢＲＳが入力されると、前記低
電位側電源ＮＳＧ及び高電位側電源ＰＳＧがリセット電
圧ＶＰＲにリセットされる。
【０００６】各ビット線ＢＬ，バーＢＬにはＮチャネル
ＭＯＳトランジスタで構成されるフラッシュライト用ト
ランジスタＴrfのドレインが接続され、そのトランジス
タＴrfのソースは低電位側電源Ｖssに接続されている。
そして、各対のビット線の一方のビット線ＢＬに接続さ
れた前記トランジスタＴrfのゲートはフラッシュライト
用ワード線ＦＷ０を介してフラッシュライト制御回路６
に接続され、他方のビット線バーＢＬに接続された前記
トランジスタＴrfのゲートはフラッシュライト用ワード
線ＦＷ１を介してフラッシュライト制御回路６に接続さ
れている。
ＭＯＳトランジスタで構成されるフラッシュライト用ト
ランジスタＴrfのドレインが接続され、そのトランジス
タＴrfのソースは低電位側電源Ｖssに接続されている。
そして、各対のビット線の一方のビット線ＢＬに接続さ
れた前記トランジスタＴrfのゲートはフラッシュライト
用ワード線ＦＷ０を介してフラッシュライト制御回路６
に接続され、他方のビット線バーＢＬに接続された前記
トランジスタＴrfのゲートはフラッシュライト用ワード
線ＦＷ１を介してフラッシュライト制御回路６に接続さ
れている。
【０００７】従って、フラッシュライト制御回路６によ
りフラッシュライト用ワード線ＦＷ０，ＦＷ１のいずれ
かがＨレベルに引き上げられると当該トランジスタＴrf
がオンされてビット線ＢＬ，バーＢＬのいずれかがＬレ
ベルに引き下げられる。
りフラッシュライト用ワード線ＦＷ０，ＦＷ１のいずれ
かがＨレベルに引き上げられると当該トランジスタＴrf
がオンされてビット線ＢＬ，バーＢＬのいずれかがＬレ
ベルに引き下げられる。
【０００８】このように構成されたＤＲＡＭの通常の読
出し動作を図８に従って説明すると、読出し動作に先立
ってまずリセット信号ＢＲＳがＬレベルに引き下げられ
てリセット回路１，５の動作が停止され、次いでロウデ
コーダによりいずれかのワード線ＷＬが選択されてＨレ
ベルに引き上げられると当該ワード線ＷＬに接続されて
いる記憶セルＣからセル情報が読み出されてビット線Ｂ
Ｌ，バーＢＬに僅かな電位差が生じる。
出し動作を図８に従って説明すると、読出し動作に先立
ってまずリセット信号ＢＲＳがＬレベルに引き下げられ
てリセット回路１，５の動作が停止され、次いでロウデ
コーダによりいずれかのワード線ＷＬが選択されてＨレ
ベルに引き上げられると当該ワード線ＷＬに接続されて
いる記憶セルＣからセル情報が読み出されてビット線Ｂ
Ｌ，バーＢＬに僅かな電位差が生じる。
【０００９】この状態でセンスアンプ活性化回路４に活
性化信号ＬＥが入力されてセンスアンプＳＡに電源Ｖss
レベルの低電位側電源ＮＳＧと電源Ｖccレベルの高電位
側電源ＰＳＧとが供給されてセンスアンプＳＡが活性化
され、ビット線ＢＬ，バーＢＬの電位差が拡大されてそ
のセル情報がデータバス（図示しない）を介して読み出
されるとともに、そのビット線電位に基づいて当該記憶
セルＣに対しセル情報のリフレッシュ動作が行われる。
性化信号ＬＥが入力されてセンスアンプＳＡに電源Ｖss
レベルの低電位側電源ＮＳＧと電源Ｖccレベルの高電位
側電源ＰＳＧとが供給されてセンスアンプＳＡが活性化
され、ビット線ＢＬ，バーＢＬの電位差が拡大されてそ
のセル情報がデータバス（図示しない）を介して読み出
されるとともに、そのビット線電位に基づいて当該記憶
セルＣに対しセル情報のリフレッシュ動作が行われる。
【００１０】次いで、ワード線ＷＬの選択が停止されて
Ｌレベルに引き下げられ、センスアンプ活性化信号ＬＥ
がＬレベルに引き下げられてセンスアンプＳＡへの電源
の供給が停止され、リセット信号ＢＲＳがＨレベルに引
き上げられて低電位側電源ＮＳＧ及び高電位側電源ＰＳ
Ｇとビット線ＢＬ，バーＢＬが１／２Ｖccのリセット電
位ＶＰＲにリセットされ、次の動作を待つ状態となる。
Ｌレベルに引き下げられ、センスアンプ活性化信号ＬＥ
がＬレベルに引き下げられてセンスアンプＳＡへの電源
の供給が停止され、リセット信号ＢＲＳがＨレベルに引
き上げられて低電位側電源ＮＳＧ及び高電位側電源ＰＳ
Ｇとビット線ＢＬ，バーＢＬが１／２Ｖccのリセット電
位ＶＰＲにリセットされ、次の動作を待つ状態となる。
【００１１】一方、上記ＤＲＡＭのフラッシュライト動
作を図９に従って説明すると、まずリセット信号ＢＲＳ
がＬレベルに引き下げられ、次いでいずれかのワード線
ＷＬが選択されて記憶セルＣから読み出されたセル情報
によりビット線ＢＬ，バーＢＬに僅かな電位差が生じ
る。
作を図９に従って説明すると、まずリセット信号ＢＲＳ
がＬレベルに引き下げられ、次いでいずれかのワード線
ＷＬが選択されて記憶セルＣから読み出されたセル情報
によりビット線ＢＬ，バーＢＬに僅かな電位差が生じ
る。
【００１２】この状態でフラッシュライト制御回路６に
より例えばフラッシュライトワード線ＦＷ０が選択され
てＨレベルに引き上げられると、当該フラッシュライト
ワード線ＦＷ０に接続されたトランジスタＴrfがオンさ
れてビット線ＢＬがＬレベルに引き下げられる。
より例えばフラッシュライトワード線ＦＷ０が選択され
てＨレベルに引き上げられると、当該フラッシュライト
ワード線ＦＷ０に接続されたトランジスタＴrfがオンさ
れてビット線ＢＬがＬレベルに引き下げられる。
【００１３】次いで、センスアンプ活性化回路４に活性
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、ビット線ＢＬ，バーＢＬの電位
差が拡大され、そのビット線電位に基づいて選択された
ワード線に接続されている全ての記憶セルＣのセル情報
が書き換えられる。
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、ビット線ＢＬ，バーＢＬの電位
差が拡大され、そのビット線電位に基づいて選択された
ワード線に接続されている全ての記憶セルＣのセル情報
が書き換えられる。
【００１４】次いで、ワード線ＷＬの選択が停止されて
Ｌレベルに引き下げられ、フラッシュライトワード線Ｆ
Ｗ０がＬレベルに引き上げられ、センスアンプ活性化信
号ＬＥがＬレベルに引き下げられてセンスアンプＳＡへ
の電源の供給が停止され、リセット信号ＢＲＳがＨレベ
ルに引き上げられて低電位側電源ＮＳＧ及び高電位側電
源ＰＳＧとビット線ＢＬ，バーＢＬが１／２Ｖccのリセ
ット電位ＶＰＲにリセットされ、次の動作を待つ状態と
なる。
Ｌレベルに引き下げられ、フラッシュライトワード線Ｆ
Ｗ０がＬレベルに引き上げられ、センスアンプ活性化信
号ＬＥがＬレベルに引き下げられてセンスアンプＳＡへ
の電源の供給が停止され、リセット信号ＢＲＳがＨレベ
ルに引き上げられて低電位側電源ＮＳＧ及び高電位側電
源ＰＳＧとビット線ＢＬ，バーＢＬが１／２Ｖccのリセ
ット電位ＶＰＲにリセットされ、次の動作を待つ状態と
なる。
【００１５】従来では図１０に示すように一つのセルア
レイに対して一つの入出力I/O に対応するメモリセルア
レイが形成されているが、近年のデュアルポートメモリ
では多ビット化が進み、一つのセルアレイ７の中に多数
の入出力回路I/O に対応するメモリセルが形成されてお
り、例えば図１１に示すように一つのセルアレイ７を４
つの入出力I/O ０〜I/O ３に対応する部分に分割してい
る。計４つのセルアレイ７があり、I/O ０〜I/O １５に
対応しており、各コラムデコーダ８及びロウデコーダ９
で各入出力I/O ０〜I/O １５から１ビットずつ計１６ビ
ットの出力信号を出力可能としたものがある。このよう
なセルアレイ７では各入出力I/O毎にロウデコーダ９を
設けると回路面積が増大するため、共通のロウデコーダ
９で各入出力I/O に対応する記憶セルを選択するように
なっている。
レイに対して一つの入出力I/O に対応するメモリセルア
レイが形成されているが、近年のデュアルポートメモリ
では多ビット化が進み、一つのセルアレイ７の中に多数
の入出力回路I/O に対応するメモリセルが形成されてお
り、例えば図１１に示すように一つのセルアレイ７を４
つの入出力I/O ０〜I/O ３に対応する部分に分割してい
る。計４つのセルアレイ７があり、I/O ０〜I/O １５に
対応しており、各コラムデコーダ８及びロウデコーダ９
で各入出力I/O ０〜I/O １５から１ビットずつ計１６ビ
ットの出力信号を出力可能としたものがある。このよう
なセルアレイ７では各入出力I/O毎にロウデコーダ９を
設けると回路面積が増大するため、共通のロウデコーダ
９で各入出力I/O に対応する記憶セルを選択するように
なっている。
【００１６】従って、上記のような多ビット構成のＤＲ
ＡＭにおけるフラッシュライト機能部分は次のような構
成となる。すなわち、図１２に示すように例えばビット
線ＢＬ１，バーＢＬ１は入出力I/O ０に対応し、ビット
線ＢＬ２，バーＢＬ２は入出力I/O １に対応し、ビット
線ＢＬ１，バーＢＬ１に接続されたフラッシュライト用
トランジスタＴrfのゲートはフラッシュライト用ワード
線ＦＷ００，ＦＷ０１を介してフラッシュライト制御回
路６ａに接続され、ビット線ＢＬ２，バーＢＬ２に接続
されたフラッシュライト用トランジスタＴrfのゲートは
フラッシュライト用ワード線ＦＷ１０，ＦＷ１１を介し
てフラッシュライト制御回路６ｂに接続され、各フラッ
シュライト制御回路６ａ，６ｂはそれぞれ独立して動作
するように制御されて各入出力I/O ０，I/O １毎にフラ
ッシュライト動作を行うことができるようになってい
る。
ＡＭにおけるフラッシュライト機能部分は次のような構
成となる。すなわち、図１２に示すように例えばビット
線ＢＬ１，バーＢＬ１は入出力I/O ０に対応し、ビット
線ＢＬ２，バーＢＬ２は入出力I/O １に対応し、ビット
線ＢＬ１，バーＢＬ１に接続されたフラッシュライト用
トランジスタＴrfのゲートはフラッシュライト用ワード
線ＦＷ００，ＦＷ０１を介してフラッシュライト制御回
路６ａに接続され、ビット線ＢＬ２，バーＢＬ２に接続
されたフラッシュライト用トランジスタＴrfのゲートは
フラッシュライト用ワード線ＦＷ１０，ＦＷ１１を介し
てフラッシュライト制御回路６ｂに接続され、各フラッ
シュライト制御回路６ａ，６ｂはそれぞれ独立して動作
するように制御されて各入出力I/O ０，I/O １毎にフラ
ッシュライト動作を行うことができるようになってい
る。
【００１７】そのフラッシュライト動作を図１３に従っ
て説明すると、まずリセット信号ＢＲＳがＬレベルに引
き下げられ、次いでいずれかのワード線ＷＬが選択され
て記憶セルＣから読み出されたセル情報によりビット線
ＢＬ１，バーＢＬ１及び同ＢＬ２，バーＢＬ２に僅かな
電位差が生じる。
て説明すると、まずリセット信号ＢＲＳがＬレベルに引
き下げられ、次いでいずれかのワード線ＷＬが選択され
て記憶セルＣから読み出されたセル情報によりビット線
ＢＬ１，バーＢＬ１及び同ＢＬ２，バーＢＬ２に僅かな
電位差が生じる。
【００１８】この状態で入出力回路I/O ０に対応する記
憶セルに対しフラッシュライトを行うべくフラッシュラ
イト制御回路６ａのみを動作させて例えばフラッシュラ
イト用ワード線ＦＷ００をＨレベルに引き上げると当該
フラッシュライトワード線ＦＷ００に接続されたトラン
ジスタＴrfがオンされてビット線ＢＬ１がＬレベルに引
き下げられる。
憶セルに対しフラッシュライトを行うべくフラッシュラ
イト制御回路６ａのみを動作させて例えばフラッシュラ
イト用ワード線ＦＷ００をＨレベルに引き上げると当該
フラッシュライトワード線ＦＷ００に接続されたトラン
ジスタＴrfがオンされてビット線ＢＬ１がＬレベルに引
き下げられる。
【００１９】次いで、センスアンプ活性化回路４に活性
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、ビット線ＢＬ１，バーＢＬ１の
電位差が拡大され、そのビット線電位に基づいて選択さ
れたワード線ＷＬに接続されている記憶セルＣのセル情
報が書き換えられる。
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、ビット線ＢＬ１，バーＢＬ１の
電位差が拡大され、そのビット線電位に基づいて選択さ
れたワード線ＷＬに接続されている記憶セルＣのセル情
報が書き換えられる。
【００２０】
【発明が解決しようとする課題】ところが、上記のよう
な動作においてフラッシュライトワード線ＦＷ００に接
続されたトランジスタＴrfがオンされてビット線ＢＬ１
がＬレベルに引き下げらる過程において、同ビット線Ｂ
Ｌ１の電位がビット線バーＢＬ１の電位よりセンスアン
プＳＡ内のＮチャネルＭＯＳトランジスタＴr1のしきい
値Ｖth以上低下すると、同トランジスタＴr1がオンされ
て１／２Ｖccレベルにリセットされている低電位側電源
ＮＳＧを低下させる。すると、各センスアンプＳＡを活
性化信号ＬＥに先立って活性化させてしまうことにな
り、フラッシュライト動作を行わない入出力回路I/O １
に対応するビット線ＢＬ２，バーＢＬ２に選択された記
憶セルからセル情報が確実に読み出される前に当該ビッ
ト線ＢＬ２，バーＢＬ２に対応するセンスアンプＳＡが
動作し始める。
な動作においてフラッシュライトワード線ＦＷ００に接
続されたトランジスタＴrfがオンされてビット線ＢＬ１
がＬレベルに引き下げらる過程において、同ビット線Ｂ
Ｌ１の電位がビット線バーＢＬ１の電位よりセンスアン
プＳＡ内のＮチャネルＭＯＳトランジスタＴr1のしきい
値Ｖth以上低下すると、同トランジスタＴr1がオンされ
て１／２Ｖccレベルにリセットされている低電位側電源
ＮＳＧを低下させる。すると、各センスアンプＳＡを活
性化信号ＬＥに先立って活性化させてしまうことにな
り、フラッシュライト動作を行わない入出力回路I/O １
に対応するビット線ＢＬ２，バーＢＬ２に選択された記
憶セルからセル情報が確実に読み出される前に当該ビッ
ト線ＢＬ２，バーＢＬ２に対応するセンスアンプＳＡが
動作し始める。
【００２１】従って、ビット線ＢＬ２，バーＢＬ２に接
続されたセンスアンプＳＡはビット線ＢＬ２，バーＢＬ
２の不安定な電位差を増幅することにより動作マージン
が低下したり、あるいはセンスアンプＳＡの誤動作によ
り選択された記憶セルのセル情報を破壊することがあ
る。
続されたセンスアンプＳＡはビット線ＢＬ２，バーＢＬ
２の不安定な電位差を増幅することにより動作マージン
が低下したり、あるいはセンスアンプＳＡの誤動作によ
り選択された記憶セルのセル情報を破壊することがあ
る。
【００２２】一方、前記各入出力毎にセンスアンプＳＡ
の電源を別電源とすれば上記問題点は解決されるが、各
入出力回路毎に別電源とすることは電源配線数を増大さ
せて回路面積を増大させるという問題点がある。
の電源を別電源とすれば上記問題点は解決されるが、各
入出力回路毎に別電源とすることは電源配線数を増大さ
せて回路面積を増大させるという問題点がある。
【００２３】この発明の目的は、フラッシュライト機能
を備えた多ビット構成の半導体記憶装置でセルアレイの
占有面積を増大させることなくその誤動作及び動作マー
ジンの低下を防止することにある。
を備えた多ビット構成の半導体記憶装置でセルアレイの
占有面積を増大させることなくその誤動作及び動作マー
ジンの低下を防止することにある。
【００２４】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択
し、該記憶セルＣからビット線ＢＬ，バーＢＬに読み出
されたセル情報に基づいて該ビット線ＢＬ，バーＢＬに
接続されたセンスアンプＳＡで該セル情報の読出し動作
及び該記憶セルＣに対する記憶保持動作を行うととも
に、前記各ビット線ＢＬ，バーＢＬにはフラッシュライ
ト用トランジスタＴrfを接続し、前記フラッシュライト
用トランジスタＴrfをフラッシュライト用ワード線ＦＷ
を介してフラッシュライト制御回路６で選択して活性化
することにより、選択されたワード線ＷＬに接続された
多数の記憶セルＣのセル情報を一括して書き換えるフラ
ッシュライト機能を備え、前記フラッシュライト用トラ
ンジスタＴrfはソースをセンスアンプ活性化回路４から
前記センスアンプＳＡに低電位側電源Ｖssを供給する電
源供給線に接続し、ドレインをビット線ＢＬ，バーＢＬ
に接続し、ゲートをフラッシュライト制御回路６に接続
した。
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択
し、該記憶セルＣからビット線ＢＬ，バーＢＬに読み出
されたセル情報に基づいて該ビット線ＢＬ，バーＢＬに
接続されたセンスアンプＳＡで該セル情報の読出し動作
及び該記憶セルＣに対する記憶保持動作を行うととも
に、前記各ビット線ＢＬ，バーＢＬにはフラッシュライ
ト用トランジスタＴrfを接続し、前記フラッシュライト
用トランジスタＴrfをフラッシュライト用ワード線ＦＷ
を介してフラッシュライト制御回路６で選択して活性化
することにより、選択されたワード線ＷＬに接続された
多数の記憶セルＣのセル情報を一括して書き換えるフラ
ッシュライト機能を備え、前記フラッシュライト用トラ
ンジスタＴrfはソースをセンスアンプ活性化回路４から
前記センスアンプＳＡに低電位側電源Ｖssを供給する電
源供給線に接続し、ドレインをビット線ＢＬ，バーＢＬ
に接続し、ゲートをフラッシュライト制御回路６に接続
した。
【００２５】また、前記フラッシュライト用トランジス
タＴrfはドレインをセンスアンプ活性化回路４から前記
センスアンプＳＡに高電位側電源Ｖccを供給する電源供
給線に接続し、ソースをビット線ＢＬ，バーＢＬに接続
し、ゲートをフラッシュライト制御回路６に接続しても
よい。
タＴrfはドレインをセンスアンプ活性化回路４から前記
センスアンプＳＡに高電位側電源Ｖccを供給する電源供
給線に接続し、ソースをビット線ＢＬ，バーＢＬに接続
し、ゲートをフラッシュライト制御回路６に接続しても
よい。
【００２６】
【作用】フラッシュライト制御回路６で選択されたフラ
ッシュライト用トランジスタＴrfはセンスアンプＳＡの
活性化と同時に動作して当該トランジスタＴrfに接続さ
れたビット線ＢＬ，バーＢＬの電位をセンスアンプＳＡ
の低電位側電源ＮＳＧのレベルあるいは高電位側電源Ｐ
ＳＧのレベルに移行させる。
ッシュライト用トランジスタＴrfはセンスアンプＳＡの
活性化と同時に動作して当該トランジスタＴrfに接続さ
れたビット線ＢＬ，バーＢＬの電位をセンスアンプＳＡ
の低電位側電源ＮＳＧのレベルあるいは高電位側電源Ｐ
ＳＧのレベルに移行させる。
【００２７】
【実施例】以下、この発明を具体化した一実施例を図２
〜図６に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付してその説明を省略する。
〜図６に従って説明する。なお、前記従来例と同一構成
部分は同一符号を付してその説明を省略する。
【００２８】図２に示すように、ビット線ＢＬ１，バー
ＢＬ１は入出力I/O０に対応し、ビット線ＢＬ２，バー
ＢＬ２は入出力I/O １に対応し、各ビット線ＢＬ１〜バ
ーＢＬ２に接続されるフラッシュライト用トランジスタ
Ｔrfのソースは各センスアンプＳＡに低電位側電源ＮＳ
Ｇを供給する電源供給線に接続されている。そして、各
トランジスタＴrfのドレイン及びソースは前記従来例と
同様に接続されている。
ＢＬ１は入出力I/O０に対応し、ビット線ＢＬ２，バー
ＢＬ２は入出力I/O １に対応し、各ビット線ＢＬ１〜バ
ーＢＬ２に接続されるフラッシュライト用トランジスタ
Ｔrfのソースは各センスアンプＳＡに低電位側電源ＮＳ
Ｇを供給する電源供給線に接続されている。そして、各
トランジスタＴrfのドレイン及びソースは前記従来例と
同様に接続されている。
【００２９】さて、このように構成されたＤＲＡＭの通
常の読出し動作時には各フラッシュライト用トランジス
タＴrfがすべてオフ状態となるため、図３に示すように
その読出し動作は前記従来例と同様である。
常の読出し動作時には各フラッシュライト用トランジス
タＴrfがすべてオフ状態となるため、図３に示すように
その読出し動作は前記従来例と同様である。
【００３０】一方、フラッシュライト動作を図４に従っ
て説明すると、まずリセット信号ＢＲＳがＬレベルに引
き下げられ、次いでいずれかのワード線ＷＬが選択され
て記憶セルＣから読み出されたセル情報によりビット線
ＢＬ１，バーＢＬ１及び同ＢＬ２，バーＢＬ２に僅かな
電位差が生じる。
て説明すると、まずリセット信号ＢＲＳがＬレベルに引
き下げられ、次いでいずれかのワード線ＷＬが選択され
て記憶セルＣから読み出されたセル情報によりビット線
ＢＬ１，バーＢＬ１及び同ＢＬ２，バーＢＬ２に僅かな
電位差が生じる。
【００３１】この状態で入出力I/O ０に対応する記憶セ
ルに対しフラッシュライトを行うべくフラッシュライト
制御回路６ａのみを動作させて例えばフラッシュライト
用ワード線ＦＷ００をＨレベルに引き上げると当該フラ
ッシュライトワード線ＦＷ００に接続されたトランジス
タＴrfがオン状態となる。しかし、この状態では当該ト
ランジスタＴrfのドレイン及びソースはともにリセット
電位に維持されていて同電位であるので、同トランジス
タＴrfにドレイン電流が流れることはない。
ルに対しフラッシュライトを行うべくフラッシュライト
制御回路６ａのみを動作させて例えばフラッシュライト
用ワード線ＦＷ００をＨレベルに引き上げると当該フラ
ッシュライトワード線ＦＷ００に接続されたトランジス
タＴrfがオン状態となる。しかし、この状態では当該ト
ランジスタＴrfのドレイン及びソースはともにリセット
電位に維持されていて同電位であるので、同トランジス
タＴrfにドレイン電流が流れることはない。
【００３２】次いで、センスアンプ活性化回路４に活性
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、これと同時に前記トランジスタ
Ｔrfのソース電位が引き下げられることによりトランジ
スタＴrfにドレイン電流が流れてビット線ＢＬ１の電位
が引き下げられ、このようなビット線ＢＬ１，バーＢＬ
１の電位差に基づいてセンスアンプＳＡの動作によりビ
ット線ＢＬ１，バーＢＬ１の電位差が拡大され、そのビ
ット線電位に基づいて選択されたワード線ＷＬに接続さ
れている記憶セルＣのセル情報が書き換えられる。
化信号ＬＥが入力されてセンスアンプＳＡに低電位側電
源ＮＳＧと高電位側電源ＰＳＧとが供給されてセンスア
ンプＳＡが活性化され、これと同時に前記トランジスタ
Ｔrfのソース電位が引き下げられることによりトランジ
スタＴrfにドレイン電流が流れてビット線ＢＬ１の電位
が引き下げられ、このようなビット線ＢＬ１，バーＢＬ
１の電位差に基づいてセンスアンプＳＡの動作によりビ
ット線ＢＬ１，バーＢＬ１の電位差が拡大され、そのビ
ット線電位に基づいて選択されたワード線ＷＬに接続さ
れている記憶セルＣのセル情報が書き換えられる。
【００３３】従って、入出力I/O ０に対応するビット線
ＢＬ１，バーＢＬ１ではフラッシュライト動作により図
５に示すようにセンスアンプＳＡにフラッシュライト用
トランジスタＴrfが接続された状態となり、センスアン
プＳＡが活性化されると同時にトランジスタＴrfがオン
されて読み出されたセル情報に関わらずビット線ＢＬ１
がＬレベル、同バーＢＬ１がＨレベルとなるようにその
電位差が拡大される。また、入出力I/O １に対応するビ
ット線ＢＬ２，バーＢＬ２ではフラッシュライト用トラ
ンジスタＴrfがオンされないので、図６に示すようにセ
ンスアンプＳＡにビット線ＢＬ２，バーＢＬ２のみが接
続された状態となり、センスアンプ活性化信号ＬＥに基
づいて低電位側電源ＮＳＧ及び高電位側電源ＰＳＧがセ
ンスアンプＳＡに供給されて選択された記憶セルのリフ
レッシュ動作が行われる。
ＢＬ１，バーＢＬ１ではフラッシュライト動作により図
５に示すようにセンスアンプＳＡにフラッシュライト用
トランジスタＴrfが接続された状態となり、センスアン
プＳＡが活性化されると同時にトランジスタＴrfがオン
されて読み出されたセル情報に関わらずビット線ＢＬ１
がＬレベル、同バーＢＬ１がＨレベルとなるようにその
電位差が拡大される。また、入出力I/O １に対応するビ
ット線ＢＬ２，バーＢＬ２ではフラッシュライト用トラ
ンジスタＴrfがオンされないので、図６に示すようにセ
ンスアンプＳＡにビット線ＢＬ２，バーＢＬ２のみが接
続された状態となり、センスアンプ活性化信号ＬＥに基
づいて低電位側電源ＮＳＧ及び高電位側電源ＰＳＧがセ
ンスアンプＳＡに供給されて選択された記憶セルのリフ
レッシュ動作が行われる。
【００３４】以上のようにこのＤＲＡＭでは異なる入出
力回路I/O にセル情報を出力する多数のセンスアンプＳ
Ａの電源を共通としてもそのフラッシュライト動作時に
フラッシュライトを行わない入出力I/O に対応するセル
情報を出力するセンスアンプＳＡに対してはセンスアン
プ活性化信号ＬＥに基づいてのみ低電位側電源ＮＳＧ及
び高電位側電源ＰＳＧを供給することができるので、同
センスアンプＳＡでの動作マージンの低下あるいは誤動
作の発生を防止することができる。
力回路I/O にセル情報を出力する多数のセンスアンプＳ
Ａの電源を共通としてもそのフラッシュライト動作時に
フラッシュライトを行わない入出力I/O に対応するセル
情報を出力するセンスアンプＳＡに対してはセンスアン
プ活性化信号ＬＥに基づいてのみ低電位側電源ＮＳＧ及
び高電位側電源ＰＳＧを供給することができるので、同
センスアンプＳＡでの動作マージンの低下あるいは誤動
作の発生を防止することができる。
【００３５】なお、前記実施例ではフラッシュライト用
トランジスタＴrfのソースをセンスアンプＳＡに低電位
側電源ＮＳＧを供給する電源供給線に接続し、ドレイン
をビット線ＢＬ，バーＢＬに接続して、フラッシュライ
ト用トランジスタＴrfの動作に基づいてビット線ＢＬ，
バーＢＬの電位を引き下げる構成としたが、フラッシュ
ライト用トランジスタＴrfのドレインをセンスアンプＳ
Ａに高電位側電源ＰＳＧを供給する電源供給線に接続
し、ソースをビット線ＢＬ，バーＢＬに接続して、フラ
ッシュライト用トランジスタＴrfの動作に基づいてビッ
ト線ＢＬ，バーＢＬの電位を引き上げるような構成とし
てもよい。
トランジスタＴrfのソースをセンスアンプＳＡに低電位
側電源ＮＳＧを供給する電源供給線に接続し、ドレイン
をビット線ＢＬ，バーＢＬに接続して、フラッシュライ
ト用トランジスタＴrfの動作に基づいてビット線ＢＬ，
バーＢＬの電位を引き下げる構成としたが、フラッシュ
ライト用トランジスタＴrfのドレインをセンスアンプＳ
Ａに高電位側電源ＰＳＧを供給する電源供給線に接続
し、ソースをビット線ＢＬ，バーＢＬに接続して、フラ
ッシュライト用トランジスタＴrfの動作に基づいてビッ
ト線ＢＬ，バーＢＬの電位を引き上げるような構成とし
てもよい。
【００３６】
【発明の効果】以上詳述したように、この発明はフラッ
シュライト機能を備えた多ビット構成の半導体記憶装置
でセルアレイの占有面積を増大させることなくその誤動
作及び動作マージンの低下を防止することができる優れ
た効果を発揮する。
シュライト機能を備えた多ビット構成の半導体記憶装置
でセルアレイの占有面積を増大させることなくその誤動
作及び動作マージンの低下を防止することができる優れ
た効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の通常動作を示す波形図である。
【図４】一実施例のフラッシュライト動作を示す波形図
である。
である。
【図５】一実施例のフラッシュライト動作時のセンスア
ンプとフラッシュライト用トランジスタの接続状態を示
す等価回路図である。
ンプとフラッシュライト用トランジスタの接続状態を示
す等価回路図である。
【図６】一実施例の通常動作時のセンスアンプとフラッ
シュライト用トランジスタの接続状態を示す等価回路図
である。
シュライト用トランジスタの接続状態を示す等価回路図
である。
【図７】従来例を示す回路図である。
【図８】従来例の通常動作を示す波形図である。
【図９】従来例のフラッシュライト動作を示す波形図で
ある。
ある。
【図１０】４ビット構成のＤＲＡＭのセルアレイを示す
レイアウト図である。
レイアウト図である。
【図１１】１６ビット構成のＤＲＡＭのセルアレイを示
すレイアウト図である。
すレイアウト図である。
【図１２】従来の多ビット構成のＤＲＡＭを示す回路図
である。
である。
【図１３】従来の多ビット構成のＤＲＡＭの動作を示す
波形図である。
波形図である。
４ センスアンプ活性化回路 ６ フラッシュライト制御回路 ＢＬ，バーＢＬ ビット線 ＷＬ ワード線 Ｃ 記憶セル Ｔrf フラッシュライト用トランジスタ ＦＷ フラッシュライト制御回路 ＳＡ センスアンプ ＮＳＧ 低電位側電源 ＰＳＧ 高電位側電源
Claims (2)
- 【請求項１】 ビット線（ＢＬ，バーＢＬ）とワード線
（ＷＬ）を選択することにより所定の記憶セル（Ｃ）を
選択し、該記憶セル（Ｃ）からビット線（ＢＬ，バーＢ
Ｌ）に読み出されたセル情報に基づいて該ビット線（Ｂ
Ｌ，バーＢＬ）に接続されたセンスアンプ（ＳＡ）で該
セル情報の読出し動作及び該記憶セル（Ｃ）に対する記
憶保持動作を行うとともに、前記各ビット線（ＢＬ，バ
ーＢＬ）にはフラッシュライト用トランジスタ（Ｔrf）
を接続し、前記フラッシュライト用トランジスタ（Ｔr
f）をフラッシュライト用ワード線（ＦＷ）を介してフ
ラッシュライト制御回路（６）で選択して活性化するこ
とにより、選択されたワード線（ＷＬ）に接続された多
数の記憶セル（Ｃ）のセル情報を一括して書き換えるフ
ラッシュライト機能を備えた半導体記憶装置であって、 前記フラッシュライト用トランジスタ（Ｔrf）はソース
をセンスアンプ活性化回路（４）から前記センスアンプ
（ＳＡ）に低電位側電源（ＮＳＧ）を供給する電源供給
線に接続し、ドレインをビット線（ＢＬ，バーＢＬ）に
接続し、ゲートをフラッシュライト制御回路（６）に接
続したことを特徴とする半導体記憶装置。 - 【請求項２】 ビット線（ＢＬ，バーＢＬ）とワード線
（ＷＬ）を選択することにより所定の記憶セル（Ｃ）を
選択し、該記憶セル（Ｃ）からビット線（ＢＬ，バーＢ
Ｌ）に読み出されたセル情報に基づいて該ビット線（Ｂ
Ｌ，バーＢＬ）に接続されたセンスアンプ（ＳＡ）で該
セル情報の読出し動作及び該記憶セル（Ｃ）に対する記
憶保持動作を行うとともに、前記各ビット線（ＢＬ，バ
ーＢＬ）にはフラッシュライト用トランジスタ（Ｔrf）
を接続し、前記フラッシュライト用トランジスタ（Ｔr
f）をフラッシュライト用ワード線（ＦＷ）を介してフ
ラッシュライト制御回路（６）で選択して活性化するこ
とにより、選択されたワード線（ＷＬ）に接続された多
数の記憶セル（Ｃ）のセル情報を一括して書き換えるフ
ラッシュライト機能を備えた半導体記憶装置であって、 前記フラッシュライト用トランジスタ（Ｔrf）はドレイ
ンをセンスアンプ活性化回路（４）から前記センスアン
プ（ＳＡ）に高電位側電源（ＰＳＧ）を供給する電源供
給線に接続し、ソースをビット線（ＢＬ，バーＢＬ）に
接続し、ゲートをフラッシュライト制御回路（６）に接
続したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230314A JPH0574149A (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230314A JPH0574149A (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574149A true JPH0574149A (ja) | 1993-03-26 |
Family
ID=16905893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230314A Pending JPH0574149A (ja) | 1991-09-10 | 1991-09-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383263B1 (ko) * | 2001-03-19 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| US8116158B2 (en) | 2008-04-28 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device guaranteeing stable operation |
-
1991
- 1991-09-10 JP JP3230314A patent/JPH0574149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100383263B1 (ko) * | 2001-03-19 | 2003-05-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
| US8116158B2 (en) | 2008-04-28 | 2012-02-14 | Samsung Electronics Co., Ltd. | Semiconductor device guaranteeing stable operation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000627 |