JPH0574829A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0574829A JPH0574829A JP23139291A JP23139291A JPH0574829A JP H0574829 A JPH0574829 A JP H0574829A JP 23139291 A JP23139291 A JP 23139291A JP 23139291 A JP23139291 A JP 23139291A JP H0574829 A JPH0574829 A JP H0574829A
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- JP
- Japan
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- semiconductor chip
- wiring board
- printed wiring
- semiconductor
- chip
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 マルチチップモジュールの小形化、薄形化を
実現する。また、マルチチップモジュールの製造工程を
簡略化する。 【構成】 絶縁テープ６を介して半導体チップ１をプリ
ント配線板２に仮付けし、この状態で半導体チップ１と
プリント配線板２とをワイヤ７で結線した後、電気試験
を行い、その後、半導体チップ１をポッティング樹脂９
で封止する。また、上記電気試験を行う際、半導体チッ
プ１を保護カバーで被覆する。
実現する。また、マルチチップモジュールの製造工程を
簡略化する。 【構成】 絶縁テープ６を介して半導体チップ１をプリ
ント配線板２に仮付けし、この状態で半導体チップ１と
プリント配線板２とをワイヤ７で結線した後、電気試験
を行い、その後、半導体チップ１をポッティング樹脂９
で封止する。また、上記電気試験を行う際、半導体チッ
プ１を保護カバーで被覆する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、マルチチップモジュールの実装
に適用して有効な技術に関する。
製造技術に関し、特に、マルチチップモジュールの実装
に適用して有効な技術に関する。
【０００２】
【従来の技術】図１１は、コンピュータなどのメモリに
使用されているメモリモジュールの一例である。このメ
モリモジュールは、ＳＲＡＭ、ＤＲＡＭなどのメモリＬ
ＳＩを形成した半導体チップをＳＯＪ(Small Outline J
-lead package)などの表面実装形ＬＳＩパッケージ２０
に封止し、その所定数をプリント配線板２１に実装した
構成になっている。
使用されているメモリモジュールの一例である。このメ
モリモジュールは、ＳＲＡＭ、ＤＲＡＭなどのメモリＬ
ＳＩを形成した半導体チップをＳＯＪ(Small Outline J
-lead package)などの表面実装形ＬＳＩパッケージ２０
に封止し、その所定数をプリント配線板２１に実装した
構成になっている。
【０００３】上記ＬＳＩパッケージをプリント配線板に
実装するには、プリント配線板のランド（電極）上に半
田クリームを塗布した後、チップマウント装置を用いて
ＬＳＩパッケージのリードをランド上に位置決めし、次
いで半田クリームを加熱、リフローさせる方法が用いら
れている。
実装するには、プリント配線板のランド（電極）上に半
田クリームを塗布した後、チップマウント装置を用いて
ＬＳＩパッケージのリードをランド上に位置決めし、次
いで半田クリームを加熱、リフローさせる方法が用いら
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来技術は、完成品のＬＳＩパッケージをプリント配線板
に実装する方式であることから、メモリモジュールの小
形化、薄形化には限界がある。
来技術は、完成品のＬＳＩパッケージをプリント配線板
に実装する方式であることから、メモリモジュールの小
形化、薄形化には限界がある。
【０００５】また、ＬＳＩパッケージを組立てる工程に
加えて、さらにＬＳＩパッケージをプリント配線板に実
装する工程が必要となるため、メモリモジュールの製造
に多大な時間を要するという問題がある。
加えて、さらにＬＳＩパッケージをプリント配線板に実
装する工程が必要となるため、メモリモジュールの製造
に多大な時間を要するという問題がある。
【０００６】また、半田クリームを加熱、リフローする
際にＬＳＩパッケージにクラックが生じるなど、実装時
の信頼性に問題があり、かつプリント配線板に実装した
ＬＳＩパッケージに不良が生じた場合のリペア（交換）
も困難である。
際にＬＳＩパッケージにクラックが生じるなど、実装時
の信頼性に問題があり、かつプリント配線板に実装した
ＬＳＩパッケージに不良が生じた場合のリペア（交換）
も困難である。
【０００７】本発明の目的は、マルチチップモジュール
の小形化、薄形化を実現することのできる技術を提供す
ることにある。
の小形化、薄形化を実現することのできる技術を提供す
ることにある。
【０００８】本発明の他の目的は、マルチチップモジュ
ールの製造工程を簡略化することのできる技術を提供す
ることにある。
ールの製造工程を簡略化することのできる技術を提供す
ることにある。
【０００９】本発明の他の目的は、半導体チップをプリ
ント配線板に実装する工程で不良が生じた場合における
当該半導体チップの交換を容易にすることのできる技術
を提供することにある。
ント配線板に実装する工程で不良が生じた場合における
当該半導体チップの交換を容易にすることのできる技術
を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】(1) 半導体チップをプリント配線板に仮付
けした状態で両者を電気的に接続し、この状態でスクリ
ーニング、テスティングなどの電気試験を行った後、前
記半導体チップを樹脂封止するマルチチップモジュール
の製造方法である。
けした状態で両者を電気的に接続し、この状態でスクリ
ーニング、テスティングなどの電気試験を行った後、前
記半導体チップを樹脂封止するマルチチップモジュール
の製造方法である。
【００１３】(2) 前記マルチチップモジュールの製造方
法において、半導体チップを保護カバーで被覆して電気
試験を行い、その後、前記保護カバーを除去して前記半
導体チップを樹脂封止する。
法において、半導体チップを保護カバーで被覆して電気
試験を行い、その後、前記保護カバーを除去して前記半
導体チップを樹脂封止する。
【００１４】
【作用】上記した手段によれば、裸の半導体チップをプ
リント配線板に直接実装することにより、半導体チップ
を封止したＬＳＩパッケージをプリント配線板に実装す
る場合に比べてマルチチップモジュールを小形化、薄形
化することができる。
リント配線板に直接実装することにより、半導体チップ
を封止したＬＳＩパッケージをプリント配線板に実装す
る場合に比べてマルチチップモジュールを小形化、薄形
化することができる。
【００１５】上記した手段によれば、裸の半導体チップ
をプリント配線板に直接実装することにより、半導体チ
ップをＬＳＩパッケージで封止し、さらにこれをプリン
ト配線板に実装する場合に比べてマルチチップモジュー
ルの製造工程を簡略化することができる。
をプリント配線板に直接実装することにより、半導体チ
ップをＬＳＩパッケージで封止し、さらにこれをプリン
ト配線板に実装する場合に比べてマルチチップモジュー
ルの製造工程を簡略化することができる。
【００１６】上記した手段によれば、半導体チップをプ
リント配線板に仮付けした状態で電気試験を行うことに
より、半導体チップをプリント配線板に実装する工程で
不良が生じた場合における当該不良チップの交換を容易
に行うことができる。
リント配線板に仮付けした状態で電気試験を行うことに
より、半導体チップをプリント配線板に実装する工程で
不良が生じた場合における当該不良チップの交換を容易
に行うことができる。
【００１７】上記した手段によれば、半導体チップを保
護カバーで被覆した状態で電気試験を行うことにより、
電気試験時の半導体チップの汚染やボンディングワイヤ
の変形などを防止することができる。
護カバーで被覆した状態で電気試験を行うことにより、
電気試験時の半導体チップの汚染やボンディングワイヤ
の変形などを防止することができる。
【００１８】
【実施例１】以下、図１〜図９を用いて、本発明の一実
施例であるメモリモジュールの製造方法を説明する。
施例であるメモリモジュールの製造方法を説明する。
【００１９】図１および図２は、所定数の半導体チップ
１をプリント配線板２に仮付けした状態を示している。
１をプリント配線板２に仮付けした状態を示している。
【００２０】上記半導体チップ１の素子形成面には、Ｓ
ＲＡＭ、ＤＲＡＭなどのメモリＬＳＩが形成されてい
る。また、素子形成面の周辺部には、プリント配線板２
との電気的接続を取るためのボンディングパッド３が形
成されている。
ＲＡＭ、ＤＲＡＭなどのメモリＬＳＩが形成されてい
る。また、素子形成面の周辺部には、プリント配線板２
との電気的接続を取るためのボンディングパッド３が形
成されている。
【００２１】上記プリント配線板２は、例えばポリイミ
ド樹脂からなり、そのチップ実装領域の周囲には、ラン
ド４が形成されている。このランド４は、図示しない内
部配線などを通じてプリント配線板２の周辺に設けられ
た外部端子５と電気的に接続されている。
ド樹脂からなり、そのチップ実装領域の周囲には、ラン
ド４が形成されている。このランド４は、図示しない内
部配線などを通じてプリント配線板２の周辺に設けられ
た外部端子５と電気的に接続されている。
【００２２】上記半導体チップ１の各々は、例えば絶縁
テープ６を介してプリント配線板２のチップ実装領域に
仮付けされている。この絶縁テープ６の表面には、加熱
あるいは紫外線の照射などによって硬化する樹脂（図示
せず）が塗布されており、半導体チップ１は、この樹脂
の粘着力によってプリント配線板２に仮付けされてい
る。
テープ６を介してプリント配線板２のチップ実装領域に
仮付けされている。この絶縁テープ６の表面には、加熱
あるいは紫外線の照射などによって硬化する樹脂（図示
せず）が塗布されており、半導体チップ１は、この樹脂
の粘着力によってプリント配線板２に仮付けされてい
る。
【００２３】上記半導体チップ１の各々は、後述するワ
イヤボンディング工程やその後の電気試験工程でチップ
実装領域から位置ずれしない程度の強さでプリント配線
板２に接着されている必要がある。従って、半導体チッ
プ１をプリント配線板２に仮付けする際は、必要に応じ
て加熱あるいは紫外線の照射などによって絶縁テープ６
の表面の樹脂を半硬化させておく。
イヤボンディング工程やその後の電気試験工程でチップ
実装領域から位置ずれしない程度の強さでプリント配線
板２に接着されている必要がある。従って、半導体チッ
プ１をプリント配線板２に仮付けする際は、必要に応じ
て加熱あるいは紫外線の照射などによって絶縁テープ６
の表面の樹脂を半硬化させておく。
【００２４】次に、図３および図４に示すように、周知
のワイヤボンディング技術を用いて半導体チップ１のボ
ンディングパッド３とプリント配線板２のランド４とを
ワイヤ７で結線する。
のワイヤボンディング技術を用いて半導体チップ１のボ
ンディングパッド３とプリント配線板２のランド４とを
ワイヤ７で結線する。
【００２５】次に、図５および図６に示すように、プリ
ント配線板２に仮付けされた半導体チップ１の各々を保
護カバー８で被覆する。この保護カバー８は、プラスチ
ックなどの絶縁体からなり、例えば前述した絶縁テープ
６を介してプリント配線板２に仮付けされる。
ント配線板２に仮付けされた半導体チップ１の各々を保
護カバー８で被覆する。この保護カバー８は、プラスチ
ックなどの絶縁体からなり、例えば前述した絶縁テープ
６を介してプリント配線板２に仮付けされる。
【００２６】なお、上記保護カバー８は、図７に示すよ
うに、プリント配線板２の表面全体を被覆するようなも
のであってもよい。
うに、プリント配線板２の表面全体を被覆するようなも
のであってもよい。
【００２７】次に、この状態でプリント配線板２の外部
端子５にプローブやコネクタを接続してスクリーニン
グ、テスティングなどの電気試験を行う。この電気試験
でいずれかの半導体チップ１に不良が見出された場合
は、保護カバー８をプリント配線板２から取り外し、不
良の半導体チップ１を絶縁テープ６から剥がした後、そ
こに新たな半導体チップ１を仮付けし、この半導体チッ
プ１を保護カバー８で被覆した後、再度前記の電気試験
を行う。
端子５にプローブやコネクタを接続してスクリーニン
グ、テスティングなどの電気試験を行う。この電気試験
でいずれかの半導体チップ１に不良が見出された場合
は、保護カバー８をプリント配線板２から取り外し、不
良の半導体チップ１を絶縁テープ６から剥がした後、そ
こに新たな半導体チップ１を仮付けし、この半導体チッ
プ１を保護カバー８で被覆した後、再度前記の電気試験
を行う。
【００２８】このようにして全ての半導体チップ１の動
作が正常であることを確認した後、保護カバー８をプリ
ント配線板２から取り外し、加熱あるいは紫外線の照射
などによって絶縁テープ６の表面の樹脂を完全に硬化さ
せ、半導体チップ１の各々をプリント配線板２のチップ
実装領域に固定する。
作が正常であることを確認した後、保護カバー８をプリ
ント配線板２から取り外し、加熱あるいは紫外線の照射
などによって絶縁テープ６の表面の樹脂を完全に硬化さ
せ、半導体チップ１の各々をプリント配線板２のチップ
実装領域に固定する。
【００２９】次に、図８および図９に示すように、半導
体チップ１の各々をポッティング樹脂９で気密封止する
ことにより、本実施例のメモリモジュールが完成する。
体チップ１の各々をポッティング樹脂９で気密封止する
ことにより、本実施例のメモリモジュールが完成する。
【００３０】以上の工程からなるメモリモジュールの製
造方法によれば、下記の効果を得ることができる。
造方法によれば、下記の効果を得ることができる。
【００３１】(1) 裸の半導体チップをプリント配線板に
直接実装することにより、半導体チップをＬＳＩパッケ
ージに封止してプリント配線板に実装する従来技術に比
べて半導体チップの実装密度が向上するので、メモリモ
ジュールの小形化、薄形化を実現することができる。
直接実装することにより、半導体チップをＬＳＩパッケ
ージに封止してプリント配線板に実装する従来技術に比
べて半導体チップの実装密度が向上するので、メモリモ
ジュールの小形化、薄形化を実現することができる。
【００３２】(2) 裸の半導体チップをプリント配線板に
直接実装することにより、半導体チップをＬＳＩパッケ
ージに封止し、さらにこれをプリント配線板に実装する
従来技術に比べてメモリモジュールの製造工程を簡略化
することができる。
直接実装することにより、半導体チップをＬＳＩパッケ
ージに封止し、さらにこれをプリント配線板に実装する
従来技術に比べてメモリモジュールの製造工程を簡略化
することができる。
【００３３】(3) 半導体チップをプリント配線板に仮付
けした状態で電気試験を行うことにより、この電気試験
で見出された不良チップの交換を容易に行うことができ
る。
けした状態で電気試験を行うことにより、この電気試験
で見出された不良チップの交換を容易に行うことができ
る。
【００３４】(4) 半導体チップを保護カバーで被覆した
状態で電気試験を行うことにより、電気試験時の半導体
チップの汚染やワイヤの変形などを防止することができ
る。
状態で電気試験を行うことにより、電気試験時の半導体
チップの汚染やワイヤの変形などを防止することができ
る。
【００３５】(5) ＬＳＩパッケージをプリント配線板に
半田付けする場合のようなパッケージクラックの虞れが
ないので、実装時の信頼性が高い。
半田付けする場合のようなパッケージクラックの虞れが
ないので、実装時の信頼性が高い。
【００３６】
【実施例２】図１０は、半導体チップ１をプリント配線
板２に仮付けする他の方法を示している。
板２に仮付けする他の方法を示している。
【００３７】前記実施例では、絶縁テープ６を用いてプ
リント配線板２に半導体チップ１を仮付けしたが、本実
施例では、半導体チップ１の素子形成面をプリント配線
板２に対向させ、異方性導電性シート１０を介して半導
体チップ１のボンディングパッド３とプリント配線板２
のランド４とを直接接続する。
リント配線板２に半導体チップ１を仮付けしたが、本実
施例では、半導体チップ１の素子形成面をプリント配線
板２に対向させ、異方性導電性シート１０を介して半導
体チップ１のボンディングパッド３とプリント配線板２
のランド４とを直接接続する。
【００３８】上記半導体チップ１は、異方性導電性シー
ト１０の粘着力によってプリント配線板２に仮付けされ
るが、必要に応じて半導体チップ１の上面に接着テープ
を貼り付けるなどの方法で異方性導電性シート１０に圧
力を加え、ボンディングパッド３とランド４との接続を
確実にしてもよい。
ト１０の粘着力によってプリント配線板２に仮付けされ
るが、必要に応じて半導体チップ１の上面に接着テープ
を貼り付けるなどの方法で異方性導電性シート１０に圧
力を加え、ボンディングパッド３とランド４との接続を
確実にしてもよい。
【００３９】次に、図示は省略するが、この状態でプリ
ント配線板２の外部端子５にプローブやコネクタを接続
して電気試験を行う。この電気試験でいずれかの半導体
チップ１に不良が見出された場合は、不良の半導体チッ
プ１をプリント配線板２から取り外し、異方性導電性シ
ート１０を用いて新たな半導体チップ１をプリント配線
板２に仮付けすると共に、ボンディングパッド３とラン
ド４とを電気的に接続し、再度前記の電気試験を行う。
ント配線板２の外部端子５にプローブやコネクタを接続
して電気試験を行う。この電気試験でいずれかの半導体
チップ１に不良が見出された場合は、不良の半導体チッ
プ１をプリント配線板２から取り外し、異方性導電性シ
ート１０を用いて新たな半導体チップ１をプリント配線
板２に仮付けすると共に、ボンディングパッド３とラン
ド４とを電気的に接続し、再度前記の電気試験を行う。
【００４０】このようにして全ての半導体チップ１の動
作が正常であることを確認した後、前記実施例と同様、
半導体チップ１の各々をポッティング樹脂９で気密封止
することにより、メモリモジュールが完成する。
作が正常であることを確認した後、前記実施例と同様、
半導体チップ１の各々をポッティング樹脂９で気密封止
することにより、メモリモジュールが完成する。
【００４１】このように、異方性導電性シートを介して
半導体チップのボンディングパッドとプリント配線板の
パッドとを直接接続する本実施例の製造方法によれば、
チップ実装領域の周囲にパッドを配置する前記実施例に
比べてプリント配線板の表面に占めるパッドの面積を縮
小することができるので、メモリモジュールの一層の小
形化、薄形化を実現することができる。
半導体チップのボンディングパッドとプリント配線板の
パッドとを直接接続する本実施例の製造方法によれば、
チップ実装領域の周囲にパッドを配置する前記実施例に
比べてプリント配線板の表面に占めるパッドの面積を縮
小することができるので、メモリモジュールの一層の小
形化、薄形化を実現することができる。
【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４３】プリント配線板は、セラミック製のもの
や、フレキシブル配線板（ＦＰＣ）などを使用してもよ
い。
や、フレキシブル配線板（ＦＰＣ）などを使用してもよ
い。
【００４４】また、メモリモジュールに限定されるもの
ではなく、論理ＬＳＩを形成した半導体チップを実装す
るマルチチップモジュールや、コンデンサ、抵抗など、
半導体チップ以外の素子を混載するハイブリッド方式の
マルチチップモジュールなどに適用することもできる。
ではなく、論理ＬＳＩを形成した半導体チップを実装す
るマルチチップモジュールや、コンデンサ、抵抗など、
半導体チップ以外の素子を混載するハイブリッド方式の
マルチチップモジュールなどに適用することもできる。
【００４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４６】(1) 裸の半導体チップをプリント配線板に
直接実装することにより、メモリモジュールの小形化、
薄形化を実現することができる。
直接実装することにより、メモリモジュールの小形化、
薄形化を実現することができる。
【００４７】(2) 裸の半導体チップをプリント配線板に
直接実装することにより、メモリモジュールの製造工程
を簡略化することができる。
直接実装することにより、メモリモジュールの製造工程
を簡略化することができる。
【００４８】(3) 半導体チップをプリント配線板に仮付
けした状態で電気試験を行うことにより、不良チップの
交換を容易に行うことができる。
けした状態で電気試験を行うことにより、不良チップの
交換を容易に行うことができる。
【００４９】(4) 半導体チップを保護カバーで被覆した
状態で電気試験を行うことにより、電気試験時の半導体
チップの汚染やワイヤの変形などを防止することができ
る。
状態で電気試験を行うことにより、電気試験時の半導体
チップの汚染やワイヤの変形などを防止することができ
る。
【図１】本発明の一実施例であるメモリモジュールの製
造方法を示す平面図である。
造方法を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】このメモリモジュールの製造方法を示す平面図
である。
である。
【図４】図３のIV−IV線における断面図である。
【図５】このメモリモジュールの製造方法を示す平面図
である。
である。
【図６】図５のVI−VI線における断面図である。
【図７】保護カバーの別例を示す平面図である。
【図８】このメモリモジュールの製造方法を示す平面図
である。
である。
【図９】図８のIX−IX線における断面図である。
【図１０】本発明の他の実施例であるメモリモジュール
の製造方法を示す平面図である。
の製造方法を示す平面図である。
【図１１】従来のメモリモジュールの一例を示す平面図
である。
である。
１ 半導体チップ ２ プリント配線板 ３ ボンディングパッド ４ ランド ５ 外部端子 ６ 絶縁テープ ７ ワイヤ ８ 保護カバー ９ ポッティング樹脂 １０ 異方性導電性シート ２０ ＬＳＩパッケージ ２１ プリント配線板
Claims (4)
- 【請求項１】 半導体チップをプリント配線板に仮付け
した状態で前記半導体チップと前記プリント配線板とを
電気的に接続し、この状態で電気試験を行った後、前記
半導体チップを樹脂封止する工程を有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 前記半導体チップを保護カバーで被覆し
て電気試験を行い、前記保護カバーを除去した後、前記
半導体チップを樹脂封止することを特徴とする請求項１
記載の半導体集積回路装置の製造方法。 - 【請求項３】 未硬化あるいは半硬化状態の樹脂を用い
て半導体チップをプリント配線板に仮付けし、電気試験
を行った後、前記樹脂を硬化させることを特徴とする請
求項１記載の半導体集積回路装置の製造方法。 - 【請求項４】 異方性導電性シートを用いて半導体チッ
プとプリント配線板とを電気的に接続することを特徴と
する請求項１記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23139291A JPH0574829A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23139291A JPH0574829A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574829A true JPH0574829A (ja) | 1993-03-26 |
Family
ID=16922892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23139291A Pending JPH0574829A (ja) | 1991-09-11 | 1991-09-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574829A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5679817A (en) * | 1994-07-25 | 1997-10-21 | Nitto Chemical Industry Co., Ltd. | Alkylenediamine-N,N'-disuccinic acid iron (III) complex salts and process for production thereof |
| EP1081757A1 (en) * | 1999-09-01 | 2001-03-07 | S3 Incorporated | Multichip module packaging process for known good die burn-in |
| JP2008205195A (ja) * | 2007-02-20 | 2008-09-04 | Nitto Denko Corp | 半導体装置の製造方法 |
| US7454834B2 (en) * | 1996-03-07 | 2008-11-25 | Tessera, Inc. | Method of fabricating semiconductor chip assemblies |
-
1991
- 1991-09-11 JP JP23139291A patent/JPH0574829A/ja active Pending
Cited By (6)
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|---|---|---|---|---|
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