JPH0574844A - 半導体チツプ - Google Patents
半導体チツプInfo
- Publication number
- JPH0574844A JPH0574844A JP3234289A JP23428991A JPH0574844A JP H0574844 A JPH0574844 A JP H0574844A JP 3234289 A JP3234289 A JP 3234289A JP 23428991 A JP23428991 A JP 23428991A JP H0574844 A JPH0574844 A JP H0574844A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- bonding pads
- bonding
- bonding pad
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップのボンディングパッドのレイア
ウトの改良に関し、簡単且つ容易に行えるボンディング
パッドのレイアウトの変更により小型の半導体チップに
所望の数のボンディングパッドを配置することが可能と
なる半導体チップの提供を目的とする。 【構成】 周辺にボンディングパッド1aが設けられてい
る半導体チップ１であって、このボンディングパッド1a
が均一なピッチで設けられており、且つこの半導体チッ
プ１をダイステージ２に搭載するリードフレームのリー
ド３の先端を連結する線と平行して設けるように構成す
る。
ウトの改良に関し、簡単且つ容易に行えるボンディング
パッドのレイアウトの変更により小型の半導体チップに
所望の数のボンディングパッドを配置することが可能と
なる半導体チップの提供を目的とする。 【構成】 周辺にボンディングパッド1aが設けられてい
る半導体チップ１であって、このボンディングパッド1a
が均一なピッチで設けられており、且つこの半導体チッ
プ１をダイステージ２に搭載するリードフレームのリー
ド３の先端を連結する線と平行して設けるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップのボンデ
ィングパッドのレイアウトの改良に関するものである。
ィングパッドのレイアウトの改良に関するものである。
【０００２】最近のＡＳＩＣ市場の需要は旺盛であり、
高集積，高速，低消費電力，多ピンの要求が高まってい
る。多ピンについての顧客の要求は、小さなチップサイ
ズで出来る限り多くの機能を持たせるように使用ゲート
数を効率良く配置し、かつ出来る限り多数のピンを設け
たいというものである。
高集積，高速，低消費電力，多ピンの要求が高まってい
る。多ピンについての顧客の要求は、小さなチップサイ
ズで出来る限り多くの機能を持たせるように使用ゲート
数を効率良く配置し、かつ出来る限り多数のピンを設け
たいというものである。
【０００３】この傾向は小ゲート(1,000Ｇ〜4,000Ｇ）
のＡＳＩＣに多く、現状では3,000Ｇ〜4,000Ｇの半導体
チップを 160ピンのQuad Flat Package(ＱＦＰ160）や
176ピンのSmall Quad Flat Package(ＳＱＦＰ176 ）に
搭載したいとの要求が多くなっている。
のＡＳＩＣに多く、現状では3,000Ｇ〜4,000Ｇの半導体
チップを 160ピンのQuad Flat Package(ＱＦＰ160）や
176ピンのSmall Quad Flat Package(ＳＱＦＰ176 ）に
搭載したいとの要求が多くなっている。
【０００４】以上のような状況から、チップサイズの小
さな半導体チップに出来る限り多数のボンディングパッ
ドを設けることが可能な半導体チップが要望されてい
る。
さな半導体チップに出来る限り多数のボンディングパッ
ドを設けることが可能な半導体チップが要望されてい
る。
【０００５】
【従来の技術】従来の半導体チップについて図２により
詳細に説明する。図２は従来の半導体チップをリードフ
レームに搭載した状態を模式的に示す図である。
詳細に説明する。図２は従来の半導体チップをリードフ
レームに搭載した状態を模式的に示す図である。
【０００６】図に示すように多数のボンディングパッド
11a を設けた半導体チップ11をリードフレームのダイス
テージ２に搭載し、リードフレームのリード３の先端部
と半導体チップ11のボンディングパッド11a とをボンデ
ィングワイヤ４で接続している。
11a を設けた半導体チップ11をリードフレームのダイス
テージ２に搭載し、リードフレームのリード３の先端部
と半導体チップ11のボンディングパッド11a とをボンデ
ィングワイヤ４で接続している。
【０００７】この多数のボンディングワイヤ４が相互に
接触するのを避けるための方法として、ボンディング
パッドの間隔を大きくするボンディングワイヤの長さ
に３mm以下という制限を設けるリードのボンディング
点と半導体チップのボンディングパッドの中心とを結ぶ
線と、ボンディングパッドの中心を通る線とのなす角
（以下、入射角と略称する）を30°以上にするという制
限を設けている。
接触するのを避けるための方法として、ボンディング
パッドの間隔を大きくするボンディングワイヤの長さ
に３mm以下という制限を設けるリードのボンディング
点と半導体チップのボンディングパッドの中心とを結ぶ
線と、ボンディングパッドの中心を通る線とのなす角
（以下、入射角と略称する）を30°以上にするという制
限を設けている。
【０００８】中央部のボンディングパッド11a を配置す
る場合には上記の制限に抵触しないが、半導体チップ11
の隅近傍にボンディングパッド11a を配置する場合には
上記の制限に抵触するようになり、良好な状態でワイヤ
ボンディングを行うことが困難になっており、の入射
角の制限を満足させるためには半導体チップ11の隅近傍
のボンディングパッド11aの間隔を拡げて配置しなけれ
ばならなくなり、間隔を拡げるのに応じて限られた範囲
内に配置可能なボンディングパッド11a の数を減少させ
なければならない。
る場合には上記の制限に抵触しないが、半導体チップ11
の隅近傍にボンディングパッド11a を配置する場合には
上記の制限に抵触するようになり、良好な状態でワイヤ
ボンディングを行うことが困難になっており、の入射
角の制限を満足させるためには半導体チップ11の隅近傍
のボンディングパッド11aの間隔を拡げて配置しなけれ
ばならなくなり、間隔を拡げるのに応じて限られた範囲
内に配置可能なボンディングパッド11a の数を減少させ
なければならない。
【０００９】
【発明が解決しようとする課題】以上説明した従来の半
導体チップにおいては半導体チップの活性領域に高集積
化し多機能化した素子を搭載することが可能となって
も、良好なワイヤボンディングを行うための上記の三つ
の条件の内のの入射角の条件を満足させるためには半
導体チップ１の隅近傍のボンディングパッドの間隔を拡
げて配置しなければならなくなり、間隔を拡げるのに応
じて限られた範囲内に配置可能なボンディングパッドの
数を減少させなければならないという問題点があり、ど
うしてもボンディングパッドの数を確保するためには半
導体チップの外形寸法を大きくしてボンディングパッド
を配置することが可能な範囲を増加させなければならな
くなり、半導体チップを小型化する傾向に逆行する結果
になるという問題点があった。
導体チップにおいては半導体チップの活性領域に高集積
化し多機能化した素子を搭載することが可能となって
も、良好なワイヤボンディングを行うための上記の三つ
の条件の内のの入射角の条件を満足させるためには半
導体チップ１の隅近傍のボンディングパッドの間隔を拡
げて配置しなければならなくなり、間隔を拡げるのに応
じて限られた範囲内に配置可能なボンディングパッドの
数を減少させなければならないという問題点があり、ど
うしてもボンディングパッドの数を確保するためには半
導体チップの外形寸法を大きくしてボンディングパッド
を配置することが可能な範囲を増加させなければならな
くなり、半導体チップを小型化する傾向に逆行する結果
になるという問題点があった。
【００１０】本発明は以上のような状況から、簡単且つ
容易に行えるボンディングパッドのレイアウトの変更に
より小型の半導体チップに所望の数のボンディングパッ
ドを配置することが可能となる半導体チップの提供を目
的としたものである。
容易に行えるボンディングパッドのレイアウトの変更に
より小型の半導体チップに所望の数のボンディングパッ
ドを配置することが可能となる半導体チップの提供を目
的としたものである。
【００１１】
【課題を解決するための手段】本発明の半導体チップ
は、周辺にボンディングパッドが設けられている半導体
チップであって、このボンディングパッドが均一なピッ
チで設けられており、且つこの半導体チップをダイステ
ージに搭載するリードフレームのリードの先端を連結す
る線と平行して設けられているように構成する。
は、周辺にボンディングパッドが設けられている半導体
チップであって、このボンディングパッドが均一なピッ
チで設けられており、且つこの半導体チップをダイステ
ージに搭載するリードフレームのリードの先端を連結す
る線と平行して設けられているように構成する。
【００１２】
【作用】即ち本発明においては、ボンディングパッドが
半導体チップの辺と平行に設けられておらず、この辺の
中央に設けたボンディングパッドを起点として均一な間
隔で、この半導体チップをダイステージに搭載するリー
ドフレームのリードの先端を連結する線と平行して配置
しているから、ボンディングパッドを配置することが可
能な距離が増加するとともに、半導体チップの隅近傍の
ボンディングパッドと半導体チップの辺との距離がボン
ディングワイヤ長が３mm以内という制限範囲内において
増加することにより、ボンディングパッドの間隔を拡げ
なくても入射角を30°以上にするという制限を満足させ
ることが可能となり、ボンディングパッドの間隔が均一
であることと、ボンディングパッドを配置する距離が増
加することとの相乗作用により、従来の同寸法の半導体
チップのボンディングパッドの数に比してより多くのボ
ンディングパッドを配置することが可能となる。
半導体チップの辺と平行に設けられておらず、この辺の
中央に設けたボンディングパッドを起点として均一な間
隔で、この半導体チップをダイステージに搭載するリー
ドフレームのリードの先端を連結する線と平行して配置
しているから、ボンディングパッドを配置することが可
能な距離が増加するとともに、半導体チップの隅近傍の
ボンディングパッドと半導体チップの辺との距離がボン
ディングワイヤ長が３mm以内という制限範囲内において
増加することにより、ボンディングパッドの間隔を拡げ
なくても入射角を30°以上にするという制限を満足させ
ることが可能となり、ボンディングパッドの間隔が均一
であることと、ボンディングパッドを配置する距離が増
加することとの相乗作用により、従来の同寸法の半導体
チップのボンディングパッドの数に比してより多くのボ
ンディングパッドを配置することが可能となる。
【００１３】
【実施例】以下図１により本発明の一実施例の半導体チ
ップについて詳細に説明する。図１は本発明による一実
施例の半導体チップをリードフレームに搭載した状態を
模式的に示す図である。
ップについて詳細に説明する。図１は本発明による一実
施例の半導体チップをリードフレームに搭載した状態を
模式的に示す図である。
【００１４】図に示すように多数のボンディングパッド
1aを設けた半導体チップ１をリードフレームのダイステ
ージ２に搭載し、リードフレームのリード３の先端部と
半導体チップ１のボンディングパッド1aとをボンディン
グワイヤ４で接続している。
1aを設けた半導体チップ１をリードフレームのダイステ
ージ２に搭載し、リードフレームのリード３の先端部と
半導体チップ１のボンディングパッド1aとをボンディン
グワイヤ４で接続している。
【００１５】本実施例においては、半導体チップ１の辺
の中央に設けたボンディングパッド1aを起点として均一
な間隔で、この半導体チップ１をダイステージ２に搭載
するリードフレームのリード３の先端を連結する線と平
行して配置しているから、ボンディングパッド1aを配置
することが可能な距離が増加するとともに、半導体チッ
プ１の隅近傍のボンディングパッド1aと半導体チップ１
の辺との距離が増加するので、ボンディングパッド1aの
間隔を増加させなくても入射角を30°以上にするという
制限を満足させることが可能となり、ボンディングパッ
ド1aの間隔が均一であることと、ボンディングパッド1a
を配置する距離が増加することとの相乗作用により、従
来の同寸法の半導体チップ１のボンディングパッド1aの
数に比してより多くのボンディングパッド1aを配置する
ことが可能となる。
の中央に設けたボンディングパッド1aを起点として均一
な間隔で、この半導体チップ１をダイステージ２に搭載
するリードフレームのリード３の先端を連結する線と平
行して配置しているから、ボンディングパッド1aを配置
することが可能な距離が増加するとともに、半導体チッ
プ１の隅近傍のボンディングパッド1aと半導体チップ１
の辺との距離が増加するので、ボンディングパッド1aの
間隔を増加させなくても入射角を30°以上にするという
制限を満足させることが可能となり、ボンディングパッ
ド1aの間隔が均一であることと、ボンディングパッド1a
を配置する距離が増加することとの相乗作用により、従
来の同寸法の半導体チップ１のボンディングパッド1aの
数に比してより多くのボンディングパッド1aを配置する
ことが可能となる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
によれば極めて簡単なボンディングパッドのレイアウト
の変更により、半導体チップの外形寸法を大きくするこ
となく配置可能なボンディングパッドの数を増加するこ
とが可能となる利点があり、著しい経済的及び、信頼性
向上の効果が期待できる半導体チップの提供が可能であ
る。
によれば極めて簡単なボンディングパッドのレイアウト
の変更により、半導体チップの外形寸法を大きくするこ
となく配置可能なボンディングパッドの数を増加するこ
とが可能となる利点があり、著しい経済的及び、信頼性
向上の効果が期待できる半導体チップの提供が可能であ
る。
【図１】 本発明による一実施例の半導体チップをリー
ドフレームに搭載した状態を模式的に示す図、
ドフレームに搭載した状態を模式的に示す図、
【図２】 従来の半導体チップをリードフレームに搭載
した状態を模式的に示す図、
した状態を模式的に示す図、
１は半導体チップ、1aはボンディングパッド、２はダイ
ステージ、３はリード、４はボンディングワイヤ、５は
入射角、
ステージ、３はリード、４はボンディングワイヤ、５は
入射角、
Claims (1)
- 【請求項１】 周辺にボンディングパッド(1a)が設けら
れている半導体チップ(1) であって、 前記ボンディングパッド(1a)が均一なピッチで設けられ
ており、且つ前記半導体チップ(1)をダイステージ(2)に
搭載するリードフレームの隣接するリード(3)の先端を
連続して連結する線と平行して設けられていることを特
徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234289A JPH0574844A (ja) | 1991-09-13 | 1991-09-13 | 半導体チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234289A JPH0574844A (ja) | 1991-09-13 | 1991-09-13 | 半導体チツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574844A true JPH0574844A (ja) | 1993-03-26 |
Family
ID=16968653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234289A Withdrawn JPH0574844A (ja) | 1991-09-13 | 1991-09-13 | 半導体チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574844A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476925B1 (ko) * | 2002-06-26 | 2005-03-17 | 삼성전자주식회사 | 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 |
| KR100798296B1 (ko) * | 2007-12-12 | 2008-01-28 | 주식회사 파이컴 | 아치 형태에 따른 다수 개의 접속 소자의 정렬 방법 |
| US7661809B2 (en) | 2003-11-20 | 2010-02-16 | Canon Kabushiki Kaisha | Method and apparatus for forming image |
| US20220344292A1 (en) * | 2021-04-25 | 2022-10-27 | Novatek Microelectronics Corp. | Descending-type pads of semiconductor chip |
-
1991
- 1991-09-13 JP JP3234289A patent/JPH0574844A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476925B1 (ko) * | 2002-06-26 | 2005-03-17 | 삼성전자주식회사 | 본딩 불량과 신호 스큐를 방지하는 패드 배치를 갖는 반도체 칩 |
| US6949837B2 (en) | 2002-06-26 | 2005-09-27 | Samsung Electronics Co., Ltd. | Bonding pad arrangement method for semiconductor devices |
| US7661809B2 (en) | 2003-11-20 | 2010-02-16 | Canon Kabushiki Kaisha | Method and apparatus for forming image |
| KR100798296B1 (ko) * | 2007-12-12 | 2008-01-28 | 주식회사 파이컴 | 아치 형태에 따른 다수 개의 접속 소자의 정렬 방법 |
| US20220344292A1 (en) * | 2021-04-25 | 2022-10-27 | Novatek Microelectronics Corp. | Descending-type pads of semiconductor chip |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |