JPH0927588A - Ｌｏｃ構造の半導体装置とそのリードフレーム - Google Patents
Ｌｏｃ構造の半導体装置とそのリードフレームInfo
- Publication number
- JPH0927588A JPH0927588A JP8176362A JP17636296A JPH0927588A JP H0927588 A JPH0927588 A JP H0927588A JP 8176362 A JP8176362 A JP 8176362A JP 17636296 A JP17636296 A JP 17636296A JP H0927588 A JPH0927588 A JP H0927588A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shared
- lead
- lead terminals
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
Landscapes
- Semiconductor Memories (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 アドレス信号等の信号リード端子間のカップ
リングノイズを抑制可能なＬＯＣ構造の半導体装置及び
そのリードフレームを提供する。 【解決手段】 複数の信号リード端子２の先端側を横切
るように配設された共有リード端子４，６から信号リー
ド端子２の間へ信号保護ブランチ１００，１０１を延設
する。共有リード端子４，６は電源ピンであるため信号
リード端子２のような遷移はなく、従って信号保護ブラ
ンチ１００，１０１も安定的な状態を保つ。このような
遷移のない安定した信号保護ブランチ１００，１０１を
間にすることで各信号リード端子２間のカップリングノ
イズなど相互干渉を抑制することができる。
リングノイズを抑制可能なＬＯＣ構造の半導体装置及び
そのリードフレームを提供する。 【解決手段】 複数の信号リード端子２の先端側を横切
るように配設された共有リード端子４，６から信号リー
ド端子２の間へ信号保護ブランチ１００，１０１を延設
する。共有リード端子４，６は電源ピンであるため信号
リード端子２のような遷移はなく、従って信号保護ブラ
ンチ１００，１０１も安定的な状態を保つ。このような
遷移のない安定した信号保護ブランチ１００，１０１を
間にすることで各信号リード端子２間のカップリングノ
イズなど相互干渉を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特に、ＬＯＣ（リードオンチップ）構造の半導
体装置とそのリードフレームに関する。
もので、特に、ＬＯＣ（リードオンチップ）構造の半導
体装置とそのリードフレームに関する。
【０００２】
【従来の技術】樹脂封止に代表されるメモリなどの半導
体装置では一般に、ワイヤボンディングによるリードフ
レームが使用され、最近では、チップ上にリードフレー
ムを載せる形のＬＯＣ構造としたものが出てきている。
このＬＯＣ構造ではリードフレームがチップの上に位置
する。これは、リード端子をチップ上に位置させてチッ
プパッドとの距離を短縮することにより、パッケージサ
イズを縮小するパッケージの１手法である。
体装置では一般に、ワイヤボンディングによるリードフ
レームが使用され、最近では、チップ上にリードフレー
ムを載せる形のＬＯＣ構造としたものが出てきている。
このＬＯＣ構造ではリードフレームがチップの上に位置
する。これは、リード端子をチップ上に位置させてチッ
プパッドとの距離を短縮することにより、パッケージサ
イズを縮小するパッケージの１手法である。
【０００３】
【発明が解決しようとする課題】ＬＯＣ構造の半導体装
置では、リード端子がチップに載せられるために従来と
比べてリードピッチを狭くせざるを得ない。従って、パ
ッケージサイズの縮小というメリットはあるが、その反
面、リード間のカップリングノイズ発生の可能性が高い
というデメリットももつ。特に、メモリのアドレスピン
のように頻繁に遷移を繰り返すリード端子では、リード
間のカップリングノイズ誘発で誤動作の原因にもなると
いう解決課題がある。
置では、リード端子がチップに載せられるために従来と
比べてリードピッチを狭くせざるを得ない。従って、パ
ッケージサイズの縮小というメリットはあるが、その反
面、リード間のカップリングノイズ発生の可能性が高い
というデメリットももつ。特に、メモリのアドレスピン
のように頻繁に遷移を繰り返すリード端子では、リード
間のカップリングノイズ誘発で誤動作の原因にもなると
いう解決課題がある。
【０００４】図１に、ＬＯＣ構造のメモリ装置の概略平
面図を示す。図示のように、メモリチップ上に、信号リ
ード端子２、共有電源リード端子４、そして共有接地リ
ード端子６が載置され、各パッドとボンディング接続さ
れている。信号リード端子２は、アドレス信号用、制御
信号用のリード端子であり、これら各信号リード端子２
間の間隔が従来に比べ特に狭くなるため、カップリング
ノイズが発生しやすくなっている。
面図を示す。図示のように、メモリチップ上に、信号リ
ード端子２、共有電源リード端子４、そして共有接地リ
ード端子６が載置され、各パッドとボンディング接続さ
れている。信号リード端子２は、アドレス信号用、制御
信号用のリード端子であり、これら各信号リード端子２
間の間隔が従来に比べ特に狭くなるため、カップリング
ノイズが発生しやすくなっている。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、ＬＯＣ構造の半導体装置において、複数
の信号リード端子の先端側を横切るように配設された共
有リード端子から前記信号リード端子の間へ信号保護ブ
ランチを延設することを特徴とする。そして、並列に形
成された複数の信号リード端子と、これら信号リード端
子の先端側を横切るように伸張形成された共有リード端
子と、この共有リード端子から前記信号リード端子の間
へ延長形成された信号保護ブランチと、を有することを
特徴とするＬＯＣ構造の半導体装置用のリードフレーム
を提供する。
に本発明では、ＬＯＣ構造の半導体装置において、複数
の信号リード端子の先端側を横切るように配設された共
有リード端子から前記信号リード端子の間へ信号保護ブ
ランチを延設することを特徴とする。そして、並列に形
成された複数の信号リード端子と、これら信号リード端
子の先端側を横切るように伸張形成された共有リード端
子と、この共有リード端子から前記信号リード端子の間
へ延長形成された信号保護ブランチと、を有することを
特徴とするＬＯＣ構造の半導体装置用のリードフレーム
を提供する。
【０００６】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【０００７】図２に、本発明に係るＬＯＣ構造のメモリ
装置の概略平面図を示す。メモリチップ上に載置される
リード端子は、各種信号リード端子２、共有リード端子
としての共有電源リード端子４及び共有接地リード端子
６であり、そして更に、信号保護ブランチ１００，１０
１が共有電源リード端子４及び共有接地リード端子６に
形成されている。尚、チップにはセンターパッド構造が
採用される。
装置の概略平面図を示す。メモリチップ上に載置される
リード端子は、各種信号リード端子２、共有リード端子
としての共有電源リード端子４及び共有接地リード端子
６であり、そして更に、信号保護ブランチ１００，１０
１が共有電源リード端子４及び共有接地リード端子６に
形成されている。尚、チップにはセンターパッド構造が
採用される。
【０００８】信号リード端子２はアドレス信号用及び制
御信号用であり、チップの対応パッドへ接続される。ま
た、共有電源リード端子４及び共有接地リード端子６
は、共有リード端子であり且つダイボンドのための主要
フレーム部分であるため、両サイドへ振り分けた複数の
信号リード端子２の先端側を横切るようにしてほぼチッ
プ全長に渡り配設されており、それぞれ少なくとも２つ
の電源パッド（Ｖccパッド、Ｖssパッド）へ接続され
る。そして、このような共有電源リード端子４及び共有
接地リード端子６から各信号リード端子２の間へ、信号
保護ブランチ１００，１０１が櫛状に延設されている。
この信号保護ブランチ１００，１０１は、図示のように
全部の信号リード端子２間へ延長されたものでもよい
し、保護の必要な信号リード端子２の間にのみ設けるも
のであってもよい。
御信号用であり、チップの対応パッドへ接続される。ま
た、共有電源リード端子４及び共有接地リード端子６
は、共有リード端子であり且つダイボンドのための主要
フレーム部分であるため、両サイドへ振り分けた複数の
信号リード端子２の先端側を横切るようにしてほぼチッ
プ全長に渡り配設されており、それぞれ少なくとも２つ
の電源パッド（Ｖccパッド、Ｖssパッド）へ接続され
る。そして、このような共有電源リード端子４及び共有
接地リード端子６から各信号リード端子２の間へ、信号
保護ブランチ１００，１０１が櫛状に延設されている。
この信号保護ブランチ１００，１０１は、図示のように
全部の信号リード端子２間へ延長されたものでもよい
し、保護の必要な信号リード端子２の間にのみ設けるも
のであってもよい。
【０００９】共有電源リード端子４及び共有接地リード
端子６は電源ピンであるため信号リード端子２のような
遷移はなく、従って、信号保護ブランチ１００，１０１
も安定的な状態を保つ。このような遷移のない安定した
信号保護ブランチ１００，１０１を間にすることで、各
信号リード端子２間のカップリングノイズなど相互干渉
を抑制することができ、誤動作防止に非常に効果を発揮
する。
端子６は電源ピンであるため信号リード端子２のような
遷移はなく、従って、信号保護ブランチ１００，１０１
も安定的な状態を保つ。このような遷移のない安定した
信号保護ブランチ１００，１０１を間にすることで、各
信号リード端子２間のカップリングノイズなど相互干渉
を抑制することができ、誤動作防止に非常に効果を発揮
する。
【図１】従来技術によるＬＯＣ形メモリの平面図。
【図２】本発明によるＬＯＣ形メモリの平面図。
【符号の説明】 ２ 信号リード端子 ４，６ 共有リード端子 １００，１０１ 信号保護ブランチ
Claims (4)
- 【請求項１】 ＬＯＣ構造の半導体装置において、複数
の信号リード端子の先端側を横切るように配設された共
有リード端子から前記信号リード端子の間へ信号保護ブ
ランチが延設されいていることを特徴とする半導体装
置。 - 【請求項２】 共有リード端子が共有電源リード端子、
共有接地リード端子である請求項１記載の半導体装置。 - 【請求項３】 ＬＯＣ構造の半導体装置に用いられるリ
ードフレームにおいて、並列に形成された複数の信号リ
ード端子と、これら信号リード端子の先端側を横切るよ
うに伸張形成された共有リード端子と、この共有リード
端子から前記信号リード端子の間へ延長形成された信号
保護ブランチと、を有することを特徴とするリードフレ
ーム。 - 【請求項４】 共有リード端子が共有電源リード端子、
共有接地リード端子である請求項３記載のリードフレー
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P19791 | 1995-07-06 | ||
| KR1019950019791A KR0172418B1 (ko) | 1995-07-06 | 1995-07-06 | 신호 보호를 위한 브랜치형 리드 프레임을 구비한 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0927588A true JPH0927588A (ja) | 1997-01-28 |
Family
ID=19419959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176362A Pending JPH0927588A (ja) | 1995-07-06 | 1996-07-05 | Ｌｏｃ構造の半導体装置とそのリードフレーム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0927588A (ja) |
| KR (1) | KR0172418B1 (ja) |
-
1995
- 1995-07-06 KR KR1019950019791A patent/KR0172418B1/ko not_active Expired - Fee Related
-
1996
- 1996-07-05 JP JP8176362A patent/JPH0927588A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970008528A (ko) | 1997-02-24 |
| KR0172418B1 (ko) | 1999-02-01 |
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