JPH0574854B2 - - Google Patents

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JPH0574854B2
JPH0574854B2 JP60216700A JP21670085A JPH0574854B2 JP H0574854 B2 JPH0574854 B2 JP H0574854B2 JP 60216700 A JP60216700 A JP 60216700A JP 21670085 A JP21670085 A JP 21670085A JP H0574854 B2 JPH0574854 B2 JP H0574854B2
Authority
JP
Japan
Prior art keywords
signal
external terminals
key
polarity
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60216700A
Other languages
English (en)
Other versions
JPS6275828A (ja
Inventor
Hiroshi Ushiki
Tetsuaki Iwasaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Information and Control Systems Corp
Original Assignee
Toshiba Corp
Toshiba Information and Control Systems Corp
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Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Information and Control Systems Corp filed Critical Toshiba Corp
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Priority to EP86113145A priority patent/EP0217283B1/en
Priority to DE8686113145T priority patent/DE3682998D1/de
Priority to KR1019860008093A priority patent/KR910001952B1/ko
Priority to US06/911,894 priority patent/US4701748A/en
Priority to CN86106701.0A priority patent/CN1006012B/zh
Publication of JPS6275828A publication Critical patent/JPS6275828A/ja
Publication of JPH0574854B2 publication Critical patent/JPH0574854B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
    • H03M11/20—Dynamic coding, i.e. by key scanning

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Input From Keyboards Or The Like (AREA)
  • Liquid Crystal Display Device Control (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はキースイツチを備えた電子式小形計
算機などで使用される半導体集積回路のキー回路
に係り、特に消費電力が問題となるような低消費
電力用集積回路及びキースイツチのオン抵抗や負
荷容量の大きさが問題となるような集積回路に内
蔵されるキー回路に関する。
［発明の技術的背景とその問題点］ 大規模集積回路の発達に伴い、電子式小形計算
機や電子式時計などはCMOS構造、特にクロツ
ク同期式のC2MOS構造の集積回路を採用するこ
とにより消費電力が演算中、表示中を問わず数
μA程度に押えられ、これにより電源供給手段と
して太陽電池が使用できるものが出現している。
この様な集積回路において、キー信号の読込みは
ＰチヤネルMOSトランジスタとＮチヤネルMOS
トランジスタのレシオ差による判別より行なうよ
うにしているので、使用するパルス信号のデユー
テイーなどを考慮しなければややもすれば貫通電
流により電源供給能力が決定されることになる。
第５図は従来のキー回路の構成を示す回路図で
ある。このキー回路では、直列接続された２個の
バイナリウカンタ１１，１２で基準パルス信号Ｐ
がカウントされることにより２種類の信号Ｑ１，
Ｑ２はデコーダ１３に供給され、このデコーダ１
３から時分割信号Ｄ１ないしＤ４が出力される。
これらの時分割信号Ｄ１ないしＤ４はインバータ
１４ないし１７それぞれを介して、電源VDDと基
準電位VSSとの間にＰチヤネルMOSトランジスタ
１８ないし２１それぞれ及びＮチヤネルMOSト
ランジスタ２２ないし２５それぞれを直列に挿入
し、かつＰチヤネル、ＮチヤネルMOSトランジ
スタのゲートを共通接続して構成されるバツフア
回路２６ないし２９に入力信号として供給されて
いる。
上記バツフア回路２６ないし２９の出力信号は
出力専用の外部端子３１及び入出力用の外部端子
３２ないし３４にそれぞれ供給される。さらに外
部端子として入力専用の外部端子３５が設けられ
ている。そしてこれらの外部端子３１ないし３５
相互間には例えばタツチスイツチ形式の10個のキ
ースイツチ３６がマトリクス状に挿入されてい
る。
上記インバータ１５，１６，１７それぞれの出
力信号である時分割信号Ｄ２，Ｄ３，Ｄ４の反転
信号はさらにアンドゲート３７に並列に供給され
る。このアンドゲート３７には上記外部端子３２
の信号が供給される。上記インバータ１６，１７
それぞれの出力信号である時分割信号Ｄ３，Ｄ４
の反転信号はさらにアンドゲート３８に並列に供
給される。このアンドゲート３８には上記外部端
子３３の信号が供給される。上記インバータ１７
の出力信号である時分割信号Ｄ４の反転信号はさ
らにアンドゲート３９に供給される。このアンド
ゲート３９には上記外部端子３４の信号が供給さ
れる。また上記入力専用の外部端子３５と基準電
位VSSとの間には、ゲートがVDDに接続され、常
時オン状態にされたＮチヤネルMOSトランジス
タ４０が接続されている。
上記アンドゲート３７ないし３９の出力信号及
び外部端子３５の信号は、クロツク信号φAに同
期して動作するクロツクドインバータ４１ないし
４４それぞれ、クロツクドインバータ４１ないし
４４それぞれの出力信号を反転するインバータ４
５ないし４８それぞれ、インバータ４５ないし４
８それぞれと逆並列的に接続され、クロツク信号
φAの反転信号に同期して動作するクロツクドイ
ンバータ４９ないし５２それぞれで構成されたラ
ツチ回路５３ないし５６でラツチされた後にキー
信号KAないしKDとして内部回路に供給される。
上記外部端子３１ないし３５と電源電位VDDも
しくは基準電位VSSとの間にキースイツチ３６な
どによる寄生容量５７ないし６１などが接続され
ている。
このような構成のキー回路では、時分割された
信号Ｄ１ないしＤ４をデコーダ１３で発生させて
外部端子３１ないし３４から出力され、このとき
外部端子３２ないし３４から入力される信号をア
ンドゲート３７ないし３９で検出し、最終的にラ
ツチ回路５３ないし５６でラツチされたデータに
基づき、選択的に閉じられたキースイツチ３６に
対応したデータをキー信号KAないしKDとして
出力させるようにしている。そしてこのキー信号
検出のため、バツフア回路２６ないし２９ではそ
れぞれ、ＰチヤネルMOSトランジスタ１８ない
し２１それぞれのオン抵抗RpとＮヤネルMOSト
ランジスタ２２ないし２５および４０それそれの
オン抵抗Rnに差を持たせる様にデイメンジヨン
を設定しており、Rp＜Rnの関係にされている。
第６図は上記キー回路において、外部端子３２
と３４との間に挿入されているキースイツチ３６
を選択的に閉じた場合の各部の信号波形を示すタ
イミングチヤートである。なお第６図において
Vk１ないしVk４は外部端子３１ないし３４の信
号電位波形である。
上記キースイツチ３６が閉じられた場合、時分
割信号Ｄ２がデコーダ１３から出力された後にキ
ー信号KAないしKDが“０”レベル、“０”レベ
ル、“１”レベル、“０”レベルにされ、これによ
りこのキースイツチ３６が閉じられたことが認識
される。
第７図は上記第５図の回路において外部端子３
２と３４との間に挿入されているキースイツチ３
６を閉じた場合の等価回路図であり、第８図はそ
のタイミングチヤートである。第７図において外
部端子３２と３４はキースイツチ３６のオン抵抗
Rkeyで短絡されている。また、Ｃは外部負荷容
量である。
時分割信号Ｄ２が“１”レベルにされている期
間ではバツフア回路２７内のＰチヤネルMOSト
ランジスタ１９がオン状態になる。このとき時分
割信号Ｄ４は“０”レベルにされ、バツフア回路
２９内のＮチヤネルMOSトランジスタ２５がオ
ン状態になる。従つてこのとき、外部端子３２の
電位Vk２はバツフア回路２７内のＰチヤネル
MOSトランジスタ１９のオン抵抗、キースイツ
チ３６のオン抵抗Rkey及びバツフア回路２９内
のＮチヤネルMOSトランジスタ２５のオン抵抗
による電圧分割により決定される。このとき、
VDDとVSSとの間には貫通電流が流れる。他方、
時分割信号Ｄ４が“１”レベルにされている期間
ではバツフア回路２９内のＰチヤネルMOSトラ
ンジスタ２１がオン状態になる。このとき時分割
信号Ｄ２は“０”レベルにされ、バツフア回路２
７内のＮチヤネルMOSトランジスタ２３がオン
状態になる。従つてこのとき、外部端子３４の電
位Vk４はバツフア回路２９内のＰチヤネルMOS
トランジスタ２１のオン抵抗、キースイツチ３６
のオン抵抗Rkey及びバツフア回路２７内のＮチ
ヤネルMOSトランジスタ２３のオン抵抗による
電圧分割により決定される。このときもVDDと
VSSとの間には貫通電流が流れる。すなわち、こ
の回路では信号Ｄ２及びＤ４がそれぞれ“１”レ
ベルにされている第８図のＴ１の期間に貫通電流
が流れる。
このときの貫通電流Ishortの値は次の１式で表
わされる。
Ishort＝VDD／（Rp＋Rkey＋Rn） ＝VDD／Rn ……１ ただし、Rp＋Rkey＜Rnであるとする。
上記第１式からわかるように、貫通電流Ishort
はバツフア回路２７，２９内のＮチヤネルMOS
トランジスタ２３，２５のオン抵抗Rnに依存し、
この値が小さくされている程、貫通電流は少なく
なる。
また、信号Ｄ２が“１”レベルにされている期
間、アンドゲート３７に入力される外部端子３２
の電位Vk２は次の第２式の様に表わされる。
Vk２＝Rn・VDD／（Rp＋Rkey＋Rn） ……２ すなわち、外部端子３２の電位Vk２はバツフ
ア回路２９内のＮチヤネルMOSトランジスタ２
５のオン抵抗Rnの値が大きい程大きくなり、入
力マージンは良くなる。なお、この電位Vk２は
信号Ｄ４が“１”レベルにされたときにアンドゲ
ート３９に入力される外部端子３４の電位Vk４
と同じである。
上記貫通電流が生じているＴ１の期間、外部負
荷容量ＣはVDDに充電され、、次に信号Ｄ２もし
くはＤ４が“０”レベルにされるＴ２の期間にこ
れら容量Ｃはバツフア回路２７，２９内のＮチヤ
ネルMOSトランジスタ２３，２５により放電さ
れる。そしてこの放電時の過度現象特性は次の第
３式の様になる。
ｅ（ｔ）＝VDD・e-t/C

Claims (1)

  1. 【特許請求の範囲】 １ 複数の外部端子と、 上記外部端子相互間にマトリクス状に挿入され
    る複数のキースイツチと、 複数の時分割信号を発生すると共に所定周期の
    ブランキング期間が設定された論理回路と、 それぞれ第１極性及び第２極性のトランジスタ
    で構成され、上記論理回路の出力信号に応じて、
    各第１極性のトランジスタを導通させることによ
    つて上記複数の外部端子に第１電位の信号を順次
    供給すると共に上記ブランキング期間には各第２
    極性のトランジスタを導通させることによつて全
    ての外部端子に第２電位の信号を同時に供給する
    複数のバツフア回路と、 上記時分割信号と上記複数の外部端子のうちキ
    ー信号の入力端子の入力信号に基づいて上記複数
    のキースイツチのうち操作されたものを検出する
    検出回路と、 それぞれ上記各外部端子と第２電位との間に挿
    入され、上記ブランキング期間に導通状態にさ
    れ、上記バツフア回路を構成する第２極性のトラ
    ンジスタよりも導通抵抗値が小さい第２極性のト
    ランジスタからなる複数のスイツチ手段 とを具備したことを特徴とするキー回路。
JP60216700A 1985-09-30 1985-09-30 キ−回路 Granted JPS6275828A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP60216700A JPS6275828A (ja) 1985-09-30 1985-09-30 キ−回路
EP86113145A EP0217283B1 (en) 1985-09-30 1986-09-24 Key circuit
DE8686113145T DE3682998D1 (de) 1985-09-30 1986-09-24 Schaltung fuer tasten.
KR1019860008093A KR910001952B1 (ko) 1985-09-30 1986-09-26 키 회로
US06/911,894 US4701748A (en) 1985-09-30 1986-09-26 Key circuit
CN86106701.0A CN1006012B (zh) 1985-09-30 1986-09-29 键控电路

Applications Claiming Priority (1)

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JP60216700A JPS6275828A (ja) 1985-09-30 1985-09-30 キ−回路

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Publication Number Publication Date
JPS6275828A JPS6275828A (ja) 1987-04-07
JPH0574854B2 true JPH0574854B2 (ja) 1993-10-19

Family

ID=16692550

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JP60216700A Granted JPS6275828A (ja) 1985-09-30 1985-09-30 キ−回路

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US (1) US4701748A (ja)
EP (1) EP0217283B1 (ja)
JP (1) JPS6275828A (ja)
KR (1) KR910001952B1 (ja)
CN (1) CN1006012B (ja)
DE (1) DE3682998D1 (ja)

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Also Published As

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JPS6275828A (ja) 1987-04-07
DE3682998D1 (de) 1992-01-30
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