JPH05322984A - テスト入力回路 - Google Patents

Abstract

(57)【要約】 【構成】インバータ１０及び１１と比べて論理しきい値
が小さく論理レベルの遷移速度がゆるやかなインバータ
９を設け、これとインバータ１１との出力をＡＮＤゲー
ト１２を介して出力させるようにした。このようにする
と、接点Ａの電位が一時的にインバータ１１のしきい値
より高くなる期間が生じても、少くともこの期間はイン
バータ９が“Ｌ”レベルを出力しこの“Ｌ”レベルと論
理積をとってテスト信号は出力されるのでこの期間にも
テスト信号は非アクティブレベルを出力する。 【効果】テスト信号の高電圧が入力された時のみテスト
信号が発生するので電源電圧の変動で誤まってアクティ
ブレベルのテスト信号が発生され誤動作するということ
がなく広い動作範囲で利用できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はテスト入力回路に関し、
特に通常信号とテスト信号を１つの端子で兼用して入力
するテスト入力回路に関する。

【０００２】

【従来の技術】従来、テスト信号を通常信号と兼用して
入力するテスト入力回路として、電源電圧レベル以上の
高電圧を入力した時にテスト信号として入力される、３
値レベル検出回路を用いるものがある。図４に回路図を
図５，図６，図７にタイミングチャートを示す。まず兼
用端子２１にＧＮＤレベルを入力した場合は、Ｎ型トラ
ンジスタ２２，２３はオフし、Ｎ型トランジスタ２４は
オンしているので図５のＴ１期間に示す様に接点ＡはＧ
ＮＤレベルとなりインバータ２６の出力は“Ｈ”レベ
ル、インバータ２７の出力は“Ｌ”レベルとなりテスト
信号は発生せず、バッファ２５の出力は“Ｌ”レベルな
ので通常信号は“Ｌ”レベルが入力される。次に兼用端
子２１に電源電圧ＶＤＤレベルを入力した場合は、Ｎ型
トランジスタ２２，２３，２４がオンするので接点Ａの
電位は図５のＴ２の期間に示すようにＮ型トランジスタ
２２，２３のしきい値と、Ｎ型トランジスタ２２，２３
とＮ型トランジスタ２４のオン抵抗の比で決まる値とな
る。例えばＮ型トランジスタ２２，２３のオン抵抗の和
に対し、Ｎ型トランジスタ２４のオン抵抗が小さい程接
点Ａの電位は下方へシフトする。今、接点Ａの電位が兼
用端子２１に入力した電圧の１／２となるよう各トラン
ジスタのディメンジョンを決定し、インバータ２７のし
きい値Ｖｔｈ１が電源電圧の３／４に設定されている場
合はインバータ２６の出力は“Ｈ”レベル、インバータ
２７の出力は“Ｌ”レベルとなりテスト信号は発生され
ない。バッファ２５の出力は“Ｈ”レベルとなり通常信
号として“Ｈ”レベルが入力される。兼用端子２１に電
源電圧より高い電圧（例えば電源電圧の１．６倍）を印
加した場合は図６に示す様に接点Ａの電位がインバータ
２７のしきい値Ｖｔｈ１より高くなり、インバータ２６
の出力は“Ｌ”レベル、インバータ２７の出力は“Ｈ”
レベルとなりテスト信号が発生する。以上説明した様に
通常端子として使用する時は電源電圧レベル以下の電圧
を入力し、バッファ２５から通常信号をとり出しテスト
端子として使用する時は電源電圧以上の電圧を印加し、
インバータ２７からテスト信号を発生し、１端子で通常
信号，テスト信号の２種類の信号を入力出来る。

【０００３】

【発明が解決しようとする課題】上述した従来のテスト
回路は、Ｎ型トランジスタ２２，２３がオンして接点Ａ
の電位を上昇させるので接点Ａの電位の立上りスピード
は早いが、レシオ入力回路なのでＮ型トランジスタ２４
のオン抵抗を高くしており接点Ａの電位の立下りはＮ型
トランジスタ２４で放電して立下げるので立下りスピー
ドは比較的遅くなる。今兼用端子２１に電源電圧レベル
を印加している時に電源電圧が１／２に急激に低下した
場合について考えると、インバータ２７のしきい値Ｖｔ
ｈ１は電源電圧の３／４になるよう設計されているので
図７に示すように電源電圧の低下と同じ速度で立下る
が、接点Ａの電位はＮ型トランジスタ２４が接点Ａの寄
生容量Ｃに蓄られた電荷を放電させるので時間遅れｔｄ
ａ後にもとの電源電圧の１／４におちつく。ここで接点
Ａの電位は、インバータ２７のしきい値Ｖｔｈ１よりゆ
っくり低下する為接点Ａの電位がインバータ２７のしき
い値Ｖｔｈ１より大きくなる期間がありその期間にイン
バータ２７の出力が“Ｈ”レベルとなりテスト信号が発
生してしまい、通常動作状態を維持出来なくなってしま
うので、電源電圧が急激に変動する応用には適用出来な
いという欠点があった。

【０００４】本発明の目的は、通常動作状態において電
源電圧の急激な変動が生じても、アクティブレベルのテ
スト信号を出力する誤動作が起きず通常動作状態を維持
できるテスト入力回路を提供することにある。

【０００５】

【課題を解決するための手段】本発明のテスト入力回路
はテスト信号と通常信号を入力する入力端子と、前記入
力端子に接続され通常信号を発生する第１のゲート回路
と、前記入力端子に接続され、第１と第２の入力レベル
を有する入力回路と、前記第１と第２の入力回路の出力
により、セット信号を発生する第２のゲート回路と、前
記第２のゲート回路によりセットされるラッチと前記ラ
ッチの出力と、第２の入力回路の出力によりテスト信号
を発生する第３のゲートを有している。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００７】図１は本発明の一実施例の回路図である。
テスト信号兼用端子１は通常信号とテスト信号を入力す
る兼用入力端子、Ｎ型トランジスタ２〜７はテスト信号
を検出するレシオ入力回路を構成するトランジスタ、イ
ンバータ９及び１０は異なる入力レベルを有するインバ
ータ、ＡＮＤゲート１２はテストレベル検出信号を発生
するＡＮＤゲート、ＮＯＲゲート１３及び１４はテスト
レベル検出信号によりセットされるラッチを構成するＮ
ＯＲゲートである。ＮＯＲゲート１５はラッチの出力と
テストレベルとの一致をとってテスト信号を発生するＮ
ＯＲゲートである。図２には兼用端子１に電源電圧から
テスト信号電圧として高電圧レベルを印加した時の各部
のタイミングチャートを示す。まずＴ１の期間では兼用
端子１に電源電圧ＶＤＤレベルが印加されている。接点
Ａ，Ｂは兼用端子１に入力される電圧Ｖｉｎの１／２の
電位になる様、Ｎ型トランジスタ２〜７のディメンジョ
ンが決定されており、電源電圧ＶＤＤの１／２の値とな
る。インバータ１０及び９のしきい値Ｖｔｈ１，Ｖｔｈ
２はいずれも電源電圧の１／２より高く設定しているの
でインバータ９，１０の出力はいずれも“Ｈ”レベルで
あり、ＮＯＲゲート１５の出力は“Ｌ”レベルとなりア
クティブレベルのテスト信号は発生しない。バッファ８
の出力は“Ｈ”レベルであり、通常信号として“Ｈ”レ
ベルが入力される。次にＴ２期間でテスト信号電圧とし
て兼用端子１に電源電圧より高い値の電圧を印加すると
図２の破線に示すように接点Ａ，Ｂの電位が上昇する。
接点Ｂの電位上昇が遅いのは負荷容量Ｃ１を充電する為
の時間が余分に必要となる為である。接点Ａの電位がイ
ンバータ１０のしきい値Ｖｔｈ１を越えた瞬間にインバ
ータ１０は反転し、インバータ１１の出力は“Ｈ”レベ
ルとなり、この時ＡＮＤゲート１２からテストレベル検
出信号が発生されＮＯＲゲート１３，１４で構成される
ラッチがセットされる。次に接点Ｂの電位がインバータ
９のしきい値Ｖｔｈ２を越えた瞬間にインバータ９の出
力は“Ｌ”レベルとなりＮＯＲゲート１４の出力は
“Ｌ”レベルにセットされているのでＮＯＲゲート１５
からアクティブレベルのテスト信号が発生される。ＮＯ
Ｒゲート１３，１４で構成されるラッチは初期状態とし
てリセット信号によりリセットされておりＮＯＲゲート
１３の出力が“Ｌ”レベル、ＮＯＲゲート１４の出力が
“Ｈ”レベルとなっている。

【０００８】次に通常動作中に電源電圧が急激に低下し
た場合のタイミングチャートを図３に示し、動作を説明
する。まずＴ１期間では兼用端子１に印加されている電
圧は電源電圧レベルであり前述した様に通常信号として
“Ｈ”レベルが入力されテスト信号は発生されない。次
にＴ２期間で電源電圧が急激に低下した場合は、接点
Ａ，Ｂの電位はＮ型トランジスタ６，７がそれぞれ寄生
容量Ｃ，負荷容量Ｃ１の電荷を放電させる為に図３の破
線のように比較的ゆっくりと低下しインバータ１０，９
のしきい値Ｖｔｈ１，Ｖｔｈ２は電源電圧のみで決定さ
れるのでおのおの一点鎖線Ｖｔｈ１、二点鎖線Ｖｔｈ２
で示すように電源電圧と同じ速度で変化する。時間ｔ１
でインバータ９のしきい値Ｖｔｈ２が接点Ｂの電位より
低くなるのでインバータ９の出力は反転し“Ｌ”レベル
となる。時間ｔ２で同様にインバータ１０のしきい値Ｖ
ｔｈ１が接点Ａの電位より低くなるのでインバータ１０
は反転し、インバータ１１の出力は“Ｈ”レベルとな
る。時間ｔ３では接点Ａの電位がインバータ１０のしき
い値Ｖｔｈ１より低くなるので再びインバータ１０は反
転し、インバータ１１の出力は“Ｌ”レベルとなる。時
間ｔ４では接点Ｂの電位がインバータ９のしきい値Ｖｔ
ｈ２より低くなるのでインバータ９は反転し、出力は
“Ｈ”レベルとなる。以上一連の動作でインバータ１１
が“Ｈ”レベルの時にインバータ９が“Ｌ”レベルにな
っているのでＡＮＤゲート１２の出力は常に“Ｌ”レベ
ルでありテストレベル検出信号は発生されず、テスト信
号は常に“Ｌ”レベルとなりアクティブレベルのテスト
信号は発生されない。

【０００９】

【発明の効果】以上説明したように本発明はテスト信号
用の高電圧が入力された時のみテスト信号が発生するの
で電源電圧の変動で誤まってテスト信号が発生され誤動
作するという事がなく動作範囲の広いテスト入力回路を
構成できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のテスト入力回路の回路図で
ある。

【図２】図１のテスト入力回路の動作タイミングチャー
トである。

【図３】図１のテスト入力回路の動作タイミングチャー
トである。

【図４】従来のテスト入力回路の回路図である。

【図５】図４のテスト入力回路のタイミングチャートで
ある。

【図６】図４のテスト入力回路のタイミングチャートで
ある。

【図７】図４のテスト入力回路のタイミングチャートで
ある。

【符号の説明】

１ テスト信号と通常信号の兼用入力端子 ２〜７ Ｎ型トランジスタ ８ 通常信号用入力バッファ ９〜１１ インバータ １２ ＡＮＤ回路 １３〜１５ ＮＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テスト信号及び通常信号を受ける入力端
   子と、前記入力端子と通常信号を供給すべき回路とを接
   続する手段と、前記入力端子と基準電圧端子との間に直
   列に接続された複数の第１の電圧降下手段と、前記複数
   の第１電圧降下手段の一つの接続点に入力が接続された
   複数の第２電圧降下手段と、前記第２電圧降下手段の一
   つの接続点に入力が接続され前記第１のゲート回路の論
   理機能と反対の論理機能、前記第１のゲート回路の論理
   しきい値よりも小さい論理しきい値を有する第２のゲー
   ト回路と、前記第１及び第２のゲート回路の出力端に接
   続され前記２出力がともにアクティブレベルのときはア
   クティブレベルを出力する第３のゲート回路と、前記第
   ３のゲート回路の出力に接続されたラッチ手段と、前記
   第２のゲート回路及び前記ラッチ手段の出力に接続され
   前記２出力がともに非アクティブレベルのときはアクテ
   ィブレベルのテスト信号を出力する第４のゲート回路と
   を備えるテスト入力回路。