JPH0574925A - 化合物半導体装置及びその製造方法 - Google Patents
化合物半導体装置及びその製造方法Info
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- JPH0574925A JPH0574925A JP23454591A JP23454591A JPH0574925A JP H0574925 A JPH0574925 A JP H0574925A JP 23454591 A JP23454591 A JP 23454591A JP 23454591 A JP23454591 A JP 23454591A JP H0574925 A JPH0574925 A JP H0574925A
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- layer
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- gaas
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Abstract
(57)【要約】
【目的】結晶欠陥が少なく均一性のよいＳＯＩ化合物半
導体基板を用い、寄生容量やバックゲート効果が小さ
く、α線耐性に優れた半導体素子を有する化合物半導体
装置及びその製造方法を提供すること。 【構成】ＧａＡｓ基板１に、バッファー層２、ドライエ
ッチングストッパー層３、ＧａＡｓ層４、ＳｉＯ2膜５
を堆積した貼り合わせ基板を、ＳｉＯ2膜７を堆積した
支持基板６に接着剤８で張り合わせ、ＧａＡｓ基板１と
バッファー層２を除去し、ＳＯＩ化合物半導体基板と
し、ＧａＡｓ層４にチャネルを持つ半導体装置とする。
予め貼り合わせ基板のＧａＡｓ層４にチャネルを持つ半
導体素子を形成してから支持基板と張り合わせてもよ
い。
導体基板を用い、寄生容量やバックゲート効果が小さ
く、α線耐性に優れた半導体素子を有する化合物半導体
装置及びその製造方法を提供すること。 【構成】ＧａＡｓ基板１に、バッファー層２、ドライエ
ッチングストッパー層３、ＧａＡｓ層４、ＳｉＯ2膜５
を堆積した貼り合わせ基板を、ＳｉＯ2膜７を堆積した
支持基板６に接着剤８で張り合わせ、ＧａＡｓ基板１と
バッファー層２を除去し、ＳＯＩ化合物半導体基板と
し、ＧａＡｓ層４にチャネルを持つ半導体装置とする。
予め貼り合わせ基板のＧａＡｓ層４にチャネルを持つ半
導体素子を形成してから支持基板と張り合わせてもよ
い。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置及び
その製造方法に係り、特に結晶性の良好な半導体薄膜に
設けられた半導体素子を有する化合物半導体装置及びそ
の製造方法に関する。
その製造方法に係り、特に結晶性の良好な半導体薄膜に
設けられた半導体素子を有する化合物半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】従来、化合物半導体装置は、ガリウムヒ
ソ・アイシー・シンポジウム・テクニカルダイジェスト
（１９８９年）第１９頁（GaAs IC Symposium Technica
l Digest(1989)p19）に記載されているＭＥＳＦＥＴ
（メタルセミコンダクター電界効果トランジスタ；Meta
l Semiconductor Field Effect Transistor）に代表さ
れるように、電流が流れるチャネル層は、半絶縁性Ｇａ
Ａｓ基板上に形成されている。半絶縁性基板は、完全な
絶縁体ではないために、この中に電子や正孔が注入され
ると電流が流れて素子間の分離が不完全になる、また比
誘電率εが１４と大きいために寄生容量も大きくなる
等、半導体装置の高性能化にとって大きな問題となって
いる。
ソ・アイシー・シンポジウム・テクニカルダイジェスト
（１９８９年）第１９頁（GaAs IC Symposium Technica
l Digest(1989)p19）に記載されているＭＥＳＦＥＴ
（メタルセミコンダクター電界効果トランジスタ；Meta
l Semiconductor Field Effect Transistor）に代表さ
れるように、電流が流れるチャネル層は、半絶縁性Ｇａ
Ａｓ基板上に形成されている。半絶縁性基板は、完全な
絶縁体ではないために、この中に電子や正孔が注入され
ると電流が流れて素子間の分離が不完全になる、また比
誘電率εが１４と大きいために寄生容量も大きくなる
等、半導体装置の高性能化にとって大きな問題となって
いる。
【０００３】図５に半絶縁性ＧａＡｓ基板上に形成され
たＭＥＳＦＥＴを示し、この従来技術の問題を説明す
る。容量Ｃ１、Ｃ２、Ｃｄｓは、それぞれソース・基
板、ドレイン・基板、ソース・ドレイン間の寄生容量で
あり、半絶縁性基板の比誘電率に比例する。これら寄生
容量は、素子の高周波特性を劣化させる要因となり、で
きるだけ小さいことが望まれる。しかし、チャネルが誘
電率の大きい半絶縁性ＧａＡｓ基板上に形成されている
ために、寄生容量を小さくできないという問題があっ
た。
たＭＥＳＦＥＴを示し、この従来技術の問題を説明す
る。容量Ｃ１、Ｃ２、Ｃｄｓは、それぞれソース・基
板、ドレイン・基板、ソース・ドレイン間の寄生容量で
あり、半絶縁性基板の比誘電率に比例する。これら寄生
容量は、素子の高周波特性を劣化させる要因となり、で
きるだけ小さいことが望まれる。しかし、チャネルが誘
電率の大きい半絶縁性ＧａＡｓ基板上に形成されている
ために、寄生容量を小さくできないという問題があっ
た。
【０００４】電流Ｉ1はチャネル層下部の半絶縁性基板
中をソース電極５１からドレイン電極５２へ流れる基板
電流である。これは電子情報通信学会技術研究報告ＥＤ
９０−１０９（１９９０年）第２５頁〜第３０頁に記載
されているように、しきい値電圧における短チャネル効
果の原因となり、短ゲート素子形成のネックになってい
る。
中をソース電極５１からドレイン電極５２へ流れる基板
電流である。これは電子情報通信学会技術研究報告ＥＤ
９０−１０９（１９９０年）第２５頁〜第３０頁に記載
されているように、しきい値電圧における短チャネル効
果の原因となり、短ゲート素子形成のネックになってい
る。
【０００５】電流Ｉ2は素子分離領域の半絶縁性基板を
流れる電流であり、アイ・イー・イー・イー・エレクト
ロン・デバイス・レターズ、ＥＤＬ−６巻、第４号（１
９８５年）第１６９頁から第１７１頁（IEEE Electron
device letters,Vol.EDL−6,No.4,April （1985）pp169
〜171）に記載されているように、バックゲート効果
（サイドゲート効果ともいう）の原因となり、大規模集
積回路形成の障害となっている。なお、図において５３
は隣接する素子の電極である。
流れる電流であり、アイ・イー・イー・イー・エレクト
ロン・デバイス・レターズ、ＥＤＬ−６巻、第４号（１
９８５年）第１６９頁から第１７１頁（IEEE Electron
device letters,Vol.EDL−6,No.4,April （1985）pp169
〜171）に記載されているように、バックゲート効果
（サイドゲート効果ともいう）の原因となり、大規模集
積回路形成の障害となっている。なお、図において５３
は隣接する素子の電極である。
【０００６】電荷群Ｑ１、Ｑ２はα線の入射によって半
絶縁性基板中に誘起された電子、正孔対であり、アイ・
イー・イー・イー・トランスアクション・エレクトロン
・デバイス、３５巻、第３号（１９８８年）第２６８頁
から第２７４頁（IEEE Transaction Electron Devices,
Vol.35,No.3,March（1988）pp268〜274）に記載されて
いるように、半導体集積回路におけるソフトエラー発生
の原因となり、信頼性の高い集積回路を作成するための
障害となっている。
絶縁性基板中に誘起された電子、正孔対であり、アイ・
イー・イー・イー・トランスアクション・エレクトロン
・デバイス、３５巻、第３号（１９８８年）第２６８頁
から第２７４頁（IEEE Transaction Electron Devices,
Vol.35,No.3,March（1988）pp268〜274）に記載されて
いるように、半導体集積回路におけるソフトエラー発生
の原因となり、信頼性の高い集積回路を作成するための
障害となっている。
【０００７】これらの問題は、上記各文献にも記載して
あるように、チャネル層下部や素子分離領域にｐ層を形
成して、α線の入射によるソフトエラー発生を低減させ
たり、シールド電極を設けることによってバックゲート
効果を低減する方法が提案されている。
あるように、チャネル層下部や素子分離領域にｐ層を形
成して、α線の入射によるソフトエラー発生を低減させ
たり、シールド電極を設けることによってバックゲート
効果を低減する方法が提案されている。
【０００８】また、特開平２−４３７４２記載のよう
に、チャネル層下部や素子間分離領域に酸素イオン打ち
込みを行って半絶縁性基板を不活性化する方法も提案さ
れている。
に、チャネル層下部や素子間分離領域に酸素イオン打ち
込みを行って半絶縁性基板を不活性化する方法も提案さ
れている。
【０００９】さらに特開平２−１５２２２１では、半導
体基板上に別種の半導体薄膜をヘテロ成長させ、これを
絶縁性基板に接着したのち、初めに用いた半導体基板を
除去して、いわゆるＳＯＩ基板（絶縁性基板上に半導体
薄膜を設けた基板）を形成して、半絶縁性基板により発
生する問題を低減する方法を提案している。
体基板上に別種の半導体薄膜をヘテロ成長させ、これを
絶縁性基板に接着したのち、初めに用いた半導体基板を
除去して、いわゆるＳＯＩ基板（絶縁性基板上に半導体
薄膜を設けた基板）を形成して、半絶縁性基板により発
生する問題を低減する方法を提案している。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来技術において、半絶縁性基板をなんらかの形で残す方
法に関しては、寄生容量は全く低減できず、さらに短チ
ャネル効果、バックゲート効果、α線ソフトエラー等に
ついてもその抑制量に限界があり、チャネル長がサブミ
クロン以下の半導体素子を用いた超高速高周波集積回路
の信頼性や製造歩留まりが確保できないという問題があ
った。
来技術において、半絶縁性基板をなんらかの形で残す方
法に関しては、寄生容量は全く低減できず、さらに短チ
ャネル効果、バックゲート効果、α線ソフトエラー等に
ついてもその抑制量に限界があり、チャネル長がサブミ
クロン以下の半導体素子を用いた超高速高周波集積回路
の信頼性や製造歩留まりが確保できないという問題があ
った。
【００１１】特開平２−１５２２２１記載の方法は、寄
生容量の低減効果は相当期待できる。しかしこの方法で
は、半導体基板上にヘテロ成長した別種半導体には、通
常成長界面付近に高密度の結晶欠陥が存在するため、結
晶欠陥の少ない高品質の薄膜半導体からなるＳＯＩ基板
を形成するのは困難であるという問題があった。成長前
の高度な基板表面処理技術により成長界面の欠陥を少な
くすることは可能であるが、複雑な装置と厳密な条件制
御が必要であるため、量産性がなく、非常に高価となり
実用的ではない。通常の成長方法でも、数百ｎｍ以上の
厚いバッファー層を設ければ、結晶欠陥は減少するが、
この場合、極薄い半導体からなるＳＯＩ基板は形成でき
ない。またヘテロ成長した結晶が基板に対して格子不整
合の場合は、欠陥の少ない薄膜は形成困難という問題が
あった。
生容量の低減効果は相当期待できる。しかしこの方法で
は、半導体基板上にヘテロ成長した別種半導体には、通
常成長界面付近に高密度の結晶欠陥が存在するため、結
晶欠陥の少ない高品質の薄膜半導体からなるＳＯＩ基板
を形成するのは困難であるという問題があった。成長前
の高度な基板表面処理技術により成長界面の欠陥を少な
くすることは可能であるが、複雑な装置と厳密な条件制
御が必要であるため、量産性がなく、非常に高価となり
実用的ではない。通常の成長方法でも、数百ｎｍ以上の
厚いバッファー層を設ければ、結晶欠陥は減少するが、
この場合、極薄い半導体からなるＳＯＩ基板は形成でき
ない。またヘテロ成長した結晶が基板に対して格子不整
合の場合は、欠陥の少ない薄膜は形成困難という問題が
あった。
【００１２】本発明の目的は、欠陥の少ない高品質の薄
膜結晶からなるＳＯＩ化合物半導体基板を用い、寄生容
量やバックゲート効果が低減され、短チャネル効果があ
り、α線ソフトエラー耐性が向上した化合物半導体装置
を提供することにある。
膜結晶からなるＳＯＩ化合物半導体基板を用い、寄生容
量やバックゲート効果が低減され、短チャネル効果があ
り、α線ソフトエラー耐性が向上した化合物半導体装置
を提供することにある。
【００１３】本発明の他の目的は、欠陥の少ない高品質
の薄膜結晶からなるＳＯＩ化合物半導体基板を用い、寄
生容量やバックゲート効果が低減され、短チャネル効果
があり、α線ソフトエラー耐性が向上した化合物半導体
装置の製造方法を提供することにある。
の薄膜結晶からなるＳＯＩ化合物半導体基板を用い、寄
生容量やバックゲート効果が低減され、短チャネル効果
があり、α線ソフトエラー耐性が向上した化合物半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的は、（１）支持
基板と、該支持基板上に、接着剤層を介して順次設けら
れた絶縁物層及び化合物半導体層とを有し、上記化合物
半導体層に半導体素子の活性領域が設けられたことを特
徴とする化合物半導体装置、（２）上記１記載の化合物
半導体装置において、上記化合物半導体層は、その膜厚
が１０ｎｍから１００ｎｍの範囲であることを特徴とす
る化合物半導体装置、（３）上記１又は２記載の化合物
半導体装置において、上記化合物半導体層はＧａＡｓか
らなることを特徴とする化合物半導体装置、（４）上記
１から３のいずれか一に記載の化合物半導体装置におい
て、上記活性領域は、上記化合物半導体層の支持基板側
の表面の近傍に設けられたことを特徴とする化合物半導
体装置、（５）上記４記載の化合物半導体装置におい
て、上記化合物半導体層の上に他の化合物半導体層が設
けられ、上記活性領域の上部の該他の化合物半導体層の
周囲は絶縁物が埋め込まれた溝が設けられたことを特徴
とする化合物半導体装置によって達成される。
基板と、該支持基板上に、接着剤層を介して順次設けら
れた絶縁物層及び化合物半導体層とを有し、上記化合物
半導体層に半導体素子の活性領域が設けられたことを特
徴とする化合物半導体装置、（２）上記１記載の化合物
半導体装置において、上記化合物半導体層は、その膜厚
が１０ｎｍから１００ｎｍの範囲であることを特徴とす
る化合物半導体装置、（３）上記１又は２記載の化合物
半導体装置において、上記化合物半導体層はＧａＡｓか
らなることを特徴とする化合物半導体装置、（４）上記
１から３のいずれか一に記載の化合物半導体装置におい
て、上記活性領域は、上記化合物半導体層の支持基板側
の表面の近傍に設けられたことを特徴とする化合物半導
体装置、（５）上記４記載の化合物半導体装置におい
て、上記化合物半導体層の上に他の化合物半導体層が設
けられ、上記活性領域の上部の該他の化合物半導体層の
周囲は絶縁物が埋め込まれた溝が設けられたことを特徴
とする化合物半導体装置によって達成される。
【００１５】上記他の目的は、（６）基板の表面に、化
合物半導体バッファー層、該化合物半導体バッファー層
より耐ドライエッチング特性の優れた半導体層、化合物
半導体層及び絶縁物層を順次形成し、その表面に支持基
板を貼り合わせ、基板を所望の厚さ除去し、基板の残部
と化合物半導体バッファー層をドライエッチングし、つ
いで、上記化合物半導体層に半導体素子の活性領域を形
成することを特徴とする化合物半導体装置の製造方法、
（７）基板の表面に、化合物半導体バッファー層、該化
合物半導体バッファー層より耐ドライエッチング特性の
優れた半導体層及び化合物半導体層を順次形成し、該化
合物半導体層を活性領域とする半導体素子の少なくとも
１部を形成し、その表面に絶縁物層を形成し、その表面
に支持基板を貼り合わせ、基板を所望の厚さ除去し、基
板の残部と化合物半導体バッファー層をドライエッチン
グすることを特徴とする化合物半導体装置の製造方法、
（８）上記６又は７記載の化合物半導体装置の製造方法
において、上記耐ドライエッチング特性の優れた半導体
層は、Ａｌ又はＩｎの少なくとも１種の元素を０．５原
子％以上有する化合物半導体であることを特徴とする化
合物半導体装置の製造方法、（９）上記６から８のいず
れか一に記載の化合物半導体装置の製造方法において、
上記耐ドライエッチング特性の優れた半導体層は、その
膜厚が１ｎｍから１０μｍの範囲であることを特徴とす
る化合物半導体装置の製造方法、（１０）上記６から９
のいずれか一に記載の化合物半導体装置の製造方法にお
いて、上記化合物半導体層は、その膜厚が１０ｎｍから
１００ｎｍの範囲であることを特徴とする化合物半導体
装置の製造方法によって達成される。
合物半導体バッファー層、該化合物半導体バッファー層
より耐ドライエッチング特性の優れた半導体層、化合物
半導体層及び絶縁物層を順次形成し、その表面に支持基
板を貼り合わせ、基板を所望の厚さ除去し、基板の残部
と化合物半導体バッファー層をドライエッチングし、つ
いで、上記化合物半導体層に半導体素子の活性領域を形
成することを特徴とする化合物半導体装置の製造方法、
（７）基板の表面に、化合物半導体バッファー層、該化
合物半導体バッファー層より耐ドライエッチング特性の
優れた半導体層及び化合物半導体層を順次形成し、該化
合物半導体層を活性領域とする半導体素子の少なくとも
１部を形成し、その表面に絶縁物層を形成し、その表面
に支持基板を貼り合わせ、基板を所望の厚さ除去し、基
板の残部と化合物半導体バッファー層をドライエッチン
グすることを特徴とする化合物半導体装置の製造方法、
（８）上記６又は７記載の化合物半導体装置の製造方法
において、上記耐ドライエッチング特性の優れた半導体
層は、Ａｌ又はＩｎの少なくとも１種の元素を０．５原
子％以上有する化合物半導体であることを特徴とする化
合物半導体装置の製造方法、（９）上記６から８のいず
れか一に記載の化合物半導体装置の製造方法において、
上記耐ドライエッチング特性の優れた半導体層は、その
膜厚が１ｎｍから１０μｍの範囲であることを特徴とす
る化合物半導体装置の製造方法、（１０）上記６から９
のいずれか一に記載の化合物半導体装置の製造方法にお
いて、上記化合物半導体層は、その膜厚が１０ｎｍから
１００ｎｍの範囲であることを特徴とする化合物半導体
装置の製造方法によって達成される。
【００１６】本発明において、上記化合物半導体バッフ
ァー層は、組成の異なる半導体からなる超格子多層膜、
例えばＡｌＧａＡｓとＧａＡｓとの多層膜が挿入された
ものであってもよい。また、耐ドライエッチング特性の
優れた半導体層としては、Ａｌ又はＩｎの少なくとも１
種の元素を有する化合物半導体、例えばＡｌＧａＡｓ、
ＩｎＧａＡｓを用いることが好ましい。Ａｌ又はＩｎ元
素の量は、０．５原子％以上であることが好ましく、５
原子％以上であることがより好ましい。また、その膜厚
は、１ｎｍから１０μｍの範囲であることが好ましく、
３ｎｍから５００ｎｍの範囲であることがより好まし
い。
ァー層は、組成の異なる半導体からなる超格子多層膜、
例えばＡｌＧａＡｓとＧａＡｓとの多層膜が挿入された
ものであってもよい。また、耐ドライエッチング特性の
優れた半導体層としては、Ａｌ又はＩｎの少なくとも１
種の元素を有する化合物半導体、例えばＡｌＧａＡｓ、
ＩｎＧａＡｓを用いることが好ましい。Ａｌ又はＩｎ元
素の量は、０．５原子％以上であることが好ましく、５
原子％以上であることがより好ましい。また、その膜厚
は、１ｎｍから１０μｍの範囲であることが好ましく、
３ｎｍから５００ｎｍの範囲であることがより好まし
い。
【００１７】上記支持基板は、表面がダイヤモンド、Ｓ
ｉＯ2、窒化シリコン等の絶縁体薄膜で被覆された半導
体基板若しくは金属板又はサファイヤ、石英若しくは硝
子等の絶縁体基板又は熱伝導率のよいセラミック基板等
を用いる。必要においてはプラスチック基板でもよい。
ｉＯ2、窒化シリコン等の絶縁体薄膜で被覆された半導
体基板若しくは金属板又はサファイヤ、石英若しくは硝
子等の絶縁体基板又は熱伝導率のよいセラミック基板等
を用いる。必要においてはプラスチック基板でもよい。
【００１８】
【作用】上記本発明の方法によれば、成長界面に発生す
る結晶欠陥は、基板上に設けられたバッファー層２の膜
厚を１００ｎｍ以上にすることによって吸収消滅させる
ことができ、半導体素子を形成するＧａＡｓ層４の結晶
欠陥は著しく低減される。
る結晶欠陥は、基板上に設けられたバッファー層２の膜
厚を１００ｎｍ以上にすることによって吸収消滅させる
ことができ、半導体素子を形成するＧａＡｓ層４の結晶
欠陥は著しく低減される。
【００１９】また、ドライエッチングストッパー層３
は、少なくともＡｌ又はＩｎ元素を含んでいる材料の場
合、ＳｉＣｌ4とＳＦ6、ＣＣｌ2Ｆ2とＨｅ等の塩素Ｃｌ
とフッ素Ｆを含む混合ガスによるプラズマ放電を利用し
たドライエッチングでは、表面に不揮発性のＡｌＦ3、
ＩｎＦ3が形成されるため、Ｓｉ、Ｇｅ、ＧａＡｓに比
較して極めてエッチング速度が遅く、５００〜８０００
倍の良好な選択比がとれる。このために、ＧａＡｓ基板
１の厚さバラツキ、機械研磨量のバラツキ、支持基板に
貼り合わせるときの接着剤の膜厚バラツキや支持基板自
体の厚さバラツキ等があっても、ドライエッチングスト
ッパー層３は、薄い膜厚で十分にドライエッチングの停
止の働きを示し、ＧａＡｓ基板１とバッファー層２を選
択的に完全に除去することができる。
は、少なくともＡｌ又はＩｎ元素を含んでいる材料の場
合、ＳｉＣｌ4とＳＦ6、ＣＣｌ2Ｆ2とＨｅ等の塩素Ｃｌ
とフッ素Ｆを含む混合ガスによるプラズマ放電を利用し
たドライエッチングでは、表面に不揮発性のＡｌＦ3、
ＩｎＦ3が形成されるため、Ｓｉ、Ｇｅ、ＧａＡｓに比
較して極めてエッチング速度が遅く、５００〜８０００
倍の良好な選択比がとれる。このために、ＧａＡｓ基板
１の厚さバラツキ、機械研磨量のバラツキ、支持基板に
貼り合わせるときの接着剤の膜厚バラツキや支持基板自
体の厚さバラツキ等があっても、ドライエッチングスト
ッパー層３は、薄い膜厚で十分にドライエッチングの停
止の働きを示し、ＧａＡｓ基板１とバッファー層２を選
択的に完全に除去することができる。
【００２０】ドライエッチングストッパー層３やＧａＡ
ｓ層４の膜厚は、分子線エピタキシー（ＭＢＥ；Molecu
lar Beam Epitaxy）法、有機金属化学気相成長（ＭＯＣ
ＶＤ；Metal−Organic Chemical Vapor Deposition）法
あるいは原子ビーム蒸着（ＡＬＥ；Atomic Layer Epita
xy）法等で形成できるため、膜厚の制御性及び均一性は
極めて良好である。従って本発明の方法によれば、１０
ｎｍ〜１００ｎｍの極めて薄く均一な膜厚で、しかも結
晶欠陥のない高品質の半導体薄膜からなるＳＯＩ化合物
半導体基板を用いた化合物半導体装置が容易に作成でき
る。
ｓ層４の膜厚は、分子線エピタキシー（ＭＢＥ；Molecu
lar Beam Epitaxy）法、有機金属化学気相成長（ＭＯＣ
ＶＤ；Metal−Organic Chemical Vapor Deposition）法
あるいは原子ビーム蒸着（ＡＬＥ；Atomic Layer Epita
xy）法等で形成できるため、膜厚の制御性及び均一性は
極めて良好である。従って本発明の方法によれば、１０
ｎｍ〜１００ｎｍの極めて薄く均一な膜厚で、しかも結
晶欠陥のない高品質の半導体薄膜からなるＳＯＩ化合物
半導体基板を用いた化合物半導体装置が容易に作成でき
る。
【００２１】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。 実施例１ 図１Ａ〜図１Ｅに、本実施例のＳＯＩ化合物半導体基板
を用いた化合物半導体装置の製造工程図を示す。まず、
図１Ａに示すように、最初にＧａＡｓ基板１を用意し、
このＧａＡｓ基板１をトリクロルエチレン、アセトン、
メタノール、超純水により有機洗浄した後、例えばＮＨ
4−Ｈ2Ｏ2−Ｈ2Ｏ系のＧａＡｓエッチング液で表面を１
００ｎｍエッチングして清浄化する。
詳細に説明する。 実施例１ 図１Ａ〜図１Ｅに、本実施例のＳＯＩ化合物半導体基板
を用いた化合物半導体装置の製造工程図を示す。まず、
図１Ａに示すように、最初にＧａＡｓ基板１を用意し、
このＧａＡｓ基板１をトリクロルエチレン、アセトン、
メタノール、超純水により有機洗浄した後、例えばＮＨ
4−Ｈ2Ｏ2−Ｈ2Ｏ系のＧａＡｓエッチング液で表面を１
００ｎｍエッチングして清浄化する。
【００２２】次に、このＧａＡｓ基板１の上に、ＭＢＥ
法により厚さ５００ｎｍのＧａＡｓからなるバッファー
層２、厚さ２０ｎｍのＡｌ0.5Ｇａ0.5Ａｓからなるドラ
イエッチングストッパー層３、厚さ１５ｎｍのＧａＡｓ
層４を成長する。成長時の基板温度は５７０℃とする。
この基板温度は、７００℃以上ではＧａＡｓが蒸発し、
４５０℃未満では結晶性のよい半導体薄膜が成長できな
いことから４５０℃〜６５０℃の範囲で行うのが好まし
い。また、ＧａＡｓ層４にはＳｉを３×１０18個／ｃｍ
3ドーピングし、ｎ型の半導体にする。
法により厚さ５００ｎｍのＧａＡｓからなるバッファー
層２、厚さ２０ｎｍのＡｌ0.5Ｇａ0.5Ａｓからなるドラ
イエッチングストッパー層３、厚さ１５ｎｍのＧａＡｓ
層４を成長する。成長時の基板温度は５７０℃とする。
この基板温度は、７００℃以上ではＧａＡｓが蒸発し、
４５０℃未満では結晶性のよい半導体薄膜が成長できな
いことから４５０℃〜６５０℃の範囲で行うのが好まし
い。また、ＧａＡｓ層４にはＳｉを３×１０18個／ｃｍ
3ドーピングし、ｎ型の半導体にする。
【００２３】さらに表面には、ＧａＡｓ層４の保護膜と
して光化学気相成長法（光ＣＶＤ）法により、基板温度
２００℃で厚さ３００ｎｍのＳｉＯ2膜５を堆積する。
この場合、ＧａＡｓ層４の表面準位密度を低減するため
に、ＧａＡｓ層４の表面をイオウ処理又はセレン処理し
てからＳｉＯ2膜５を堆積してもよい。
して光化学気相成長法（光ＣＶＤ）法により、基板温度
２００℃で厚さ３００ｎｍのＳｉＯ2膜５を堆積する。
この場合、ＧａＡｓ層４の表面準位密度を低減するため
に、ＧａＡｓ層４の表面をイオウ処理又はセレン処理し
てからＳｉＯ2膜５を堆積してもよい。
【００２４】次に図１Ｂに示すように、厚さ３００ｎｍ
のＳｉＯ2膜７を堆積したＳｉからなる支持基板６を用
意し、上記２つの基板のＳｉＯ2膜５とＳｉＯ2膜７の面
を合わせて、ＰＩＱを接着剤８として接着する。接着に
当たっては接着面にゴミが付着しないよう十分注意が必
要である。また接着剤の厚さにも注意し、面内の均一性
が３±２μｍ程度になるようにする。
のＳｉＯ2膜７を堆積したＳｉからなる支持基板６を用
意し、上記２つの基板のＳｉＯ2膜５とＳｉＯ2膜７の面
を合わせて、ＰＩＱを接着剤８として接着する。接着に
当たっては接着面にゴミが付着しないよう十分注意が必
要である。また接着剤の厚さにも注意し、面内の均一性
が３±２μｍ程度になるようにする。
【００２５】次に図１Ｃに示すように、ＧａＡｓ基板１
を機械研磨により２０±１５μｍまで薄くする。研磨工
程では、研磨歪や基板が欠けるのを防ぐため、＃３００
の粗い研磨剤から＃８０００の研磨剤による研磨まで順
次研磨剤の粗さを減少させて段階的に研磨する。研磨後
は、超純水により表面洗浄した後、ＮＨ3−Ｈ2Ｏ2−Ｈ2
Ｏ系のＧａＡｓエッチ液により１００ｎｍ程度ＧａＡｓ
基板をエッチングして表面を清浄にする。
を機械研磨により２０±１５μｍまで薄くする。研磨工
程では、研磨歪や基板が欠けるのを防ぐため、＃３００
の粗い研磨剤から＃８０００の研磨剤による研磨まで順
次研磨剤の粗さを減少させて段階的に研磨する。研磨後
は、超純水により表面洗浄した後、ＮＨ3−Ｈ2Ｏ2−Ｈ2
Ｏ系のＧａＡｓエッチ液により１００ｎｍ程度ＧａＡｓ
基板をエッチングして表面を清浄にする。
【００２６】次に図１Ｄに示すように、残りのＧａＡｓ
基板１とバッファー層２を選択性ドライエッチングによ
り除去する。この選択性ドライエッチングは、反応室に
圧力４．０ＰａのＳｉＣｌ4ガスと圧力２．７ＰａのＳ
Ｆ6ガスの混合ガスを導入し、周波数１３．５６ＭＨｚ
でプラズマ放電する、いわゆる反応性イオンエッチング
である。
基板１とバッファー層２を選択性ドライエッチングによ
り除去する。この選択性ドライエッチングは、反応室に
圧力４．０ＰａのＳｉＣｌ4ガスと圧力２．７ＰａのＳ
Ｆ6ガスの混合ガスを導入し、周波数１３．５６ＭＨｚ
でプラズマ放電する、いわゆる反応性イオンエッチング
である。
【００２７】図２は、６インチ径の放電電極に電力密度
０．３Ｗ／ｃｍ2のＲＦ電力を印加し、上記放電条件で
ドライエッチングしたときのＧａＡｓ／ＡｌｘＧａｙＡ
ｓ（ｘ＋ｙ＝１）のエッチング速度比、すなわち選択比
をＡｌ組成比ｘをパラメターにして表したものである。
Ａｌ組成比ｘ＝０．５のとき、選択比は４０００倍であ
る。
０．３Ｗ／ｃｍ2のＲＦ電力を印加し、上記放電条件で
ドライエッチングしたときのＧａＡｓ／ＡｌｘＧａｙＡ
ｓ（ｘ＋ｙ＝１）のエッチング速度比、すなわち選択比
をＡｌ組成比ｘをパラメターにして表したものである。
Ａｌ組成比ｘ＝０．５のとき、選択比は４０００倍であ
る。
【００２８】本実施例におけるこのドライエッチング工
程では、エッチングすべきＧａＡｓの膜厚は、上記図１
Ｃにおける研磨後のＧａＡｓ基板１の厚さによって決ま
り、最大３５．５μｍ、最小５．５μｍである。従って
マージンを見て４０μｍエッチングする。このとき、前
記ＧａＡｓ基板１の膜厚が最小の部分では、ＧａＡｓの
膜厚にして３４．５μｍオーバーエッチングしたことに
なる。これをドライエッチングストッパー層３のエッチ
ング量に換算すると、 ３４５００ｎｍ／４０００＝８．６ｎｍ となる。すなわち、厚さ２０ｎｍのＡｌ0.5Ｇａ0.5Ａｓ
層は、ドライエッチングストッパー層として十分機能す
ることが判る。
程では、エッチングすべきＧａＡｓの膜厚は、上記図１
Ｃにおける研磨後のＧａＡｓ基板１の厚さによって決ま
り、最大３５．５μｍ、最小５．５μｍである。従って
マージンを見て４０μｍエッチングする。このとき、前
記ＧａＡｓ基板１の膜厚が最小の部分では、ＧａＡｓの
膜厚にして３４．５μｍオーバーエッチングしたことに
なる。これをドライエッチングストッパー層３のエッチ
ング量に換算すると、 ３４５００ｎｍ／４０００＝８．６ｎｍ となる。すなわち、厚さ２０ｎｍのＡｌ0.5Ｇａ0.5Ａｓ
層は、ドライエッチングストッパー層として十分機能す
ることが判る。
【００２９】図１Ｄに示す工程により、ＳｉＯ2膜５上
に厚さ１５ｎｍのｎ型ＧａＡｓ層４と厚さ１０ｎｍ〜２
０ｎｍのＡｌ0.5Ｇａ0.5Ａｓのドライエッチングストッ
パー層３から成る極めて薄いＳＯＩ化合物半導体基板が
形成できたことになる。
に厚さ１５ｎｍのｎ型ＧａＡｓ層４と厚さ１０ｎｍ〜２
０ｎｍのＡｌ0.5Ｇａ0.5Ａｓのドライエッチングストッ
パー層３から成る極めて薄いＳＯＩ化合物半導体基板が
形成できたことになる。
【００３０】図１Ｅは、上記ＳＯＩ化合物半導体基板上
にＦＥＴを形成した例である。すなわち、まず図１Ｄに
示すＳＯＩ化合物半導体基板上の不要なＧａＡｓ層４の
部分を所望のパターンのマスクを用いた選択ドライエッ
チングで除去した後に、表面保護膜として厚さ３００ｎ
ｍのＳｉＯ2膜１３を堆積する。この後、ゲート電極１
１、オーミック電極１２ａ、１２ｂをリフトオフで形成
する。接着剤の耐熱性が４００℃以下であるため、Ａｕ
Ｇｅ系オーミック金属のアロイ温度は３８０℃、窒素中
２分間とした。この後配線金属（図示せず）を形成すれ
ば、集積回路が形成できた。
にＦＥＴを形成した例である。すなわち、まず図１Ｄに
示すＳＯＩ化合物半導体基板上の不要なＧａＡｓ層４の
部分を所望のパターンのマスクを用いた選択ドライエッ
チングで除去した後に、表面保護膜として厚さ３００ｎ
ｍのＳｉＯ2膜１３を堆積する。この後、ゲート電極１
１、オーミック電極１２ａ、１２ｂをリフトオフで形成
する。接着剤の耐熱性が４００℃以下であるため、Ａｕ
Ｇｅ系オーミック金属のアロイ温度は３８０℃、窒素中
２分間とした。この後配線金属（図示せず）を形成すれ
ば、集積回路が形成できた。
【００３１】なお、本実施例ではドライエッチングスト
ッパー層３として、Ａｌ0.5Ｇａ0.5Ａｓを用いたがＩｎ
0.5Ｇａ0.5Ａｓを用いてもほぼ同様な結果が得られた。
ッパー層３として、Ａｌ0.5Ｇａ0.5Ａｓを用いたがＩｎ
0.5Ｇａ0.5Ａｓを用いてもほぼ同様な結果が得られた。
【００３２】また、本実施例では支持基板がＳｉＯ2で
被覆したＳｉ基板について説明したが、この代りに、サ
ファイア、石英、ガラス等の絶縁体基板、あるいは熱伝
導率のよいセラミック基板、絶縁体で被覆された化合物
半導体基板でもよい。さらに熱膨張係数がＧａＡｓに比
較的近い窒化アルミニウム（ＡｌＮ）、窒化ボロン（Ｂ
Ｎ）の膜は、接着後の歪が少なく好適である。
被覆したＳｉ基板について説明したが、この代りに、サ
ファイア、石英、ガラス等の絶縁体基板、あるいは熱伝
導率のよいセラミック基板、絶縁体で被覆された化合物
半導体基板でもよい。さらに熱膨張係数がＧａＡｓに比
較的近い窒化アルミニウム（ＡｌＮ）、窒化ボロン（Ｂ
Ｎ）の膜は、接着後の歪が少なく好適である。
【００３３】実施例２ 実施例１ではドライエッチングストッパー層が１層の場
合を示したが、本実施例では、これが２層になった場合
を説明する。図３Ａは図１Ｃの製造工程に対応するもの
であり、貼り合わせ機械研磨後の工程を示す。ドライエ
ッチングストッパー層が厚さ２０ｎｍのＡｌ0.5Ｇａ0.5
Ａｓの第１ドライエッチングストッパー層３ａと厚さ２
００ｎｍのＧａＡｓ中間層２ｂ及び厚さ１０ｎｍのＡｌ
0.5Ｇａ0.5Ａｓの第２ドライエッチングストッパー層３
ｂからなる。それ以外は実施例１と同様な方法を用い
る。
合を示したが、本実施例では、これが２層になった場合
を説明する。図３Ａは図１Ｃの製造工程に対応するもの
であり、貼り合わせ機械研磨後の工程を示す。ドライエ
ッチングストッパー層が厚さ２０ｎｍのＡｌ0.5Ｇａ0.5
Ａｓの第１ドライエッチングストッパー層３ａと厚さ２
００ｎｍのＧａＡｓ中間層２ｂ及び厚さ１０ｎｍのＡｌ
0.5Ｇａ0.5Ａｓの第２ドライエッチングストッパー層３
ｂからなる。それ以外は実施例１と同様な方法を用い
る。
【００３４】図３Ｂは、実施例１と同様にして、機械研
磨及び４０００倍の選択比をもつ選択ドライエッチング
を用い、第１ストッパー層３ａの膜厚を最小１１．４ｎ
ｍ、最大１９ｎｍ残して薄膜化した状態を示す。
磨及び４０００倍の選択比をもつ選択ドライエッチング
を用い、第１ストッパー層３ａの膜厚を最小１１．４ｎ
ｍ、最大１９ｎｍ残して薄膜化した状態を示す。
【００３５】次ぎに、図３Ｃに示す如く、選択比が１倍
のアンモニア系ＧａＡｓ、ＡｌＧａＡｓウエットエッチ
ング液を用いたエッチングにより１００ｎｍのエッチン
グを行う。このときのエッチングバラツキは±２０％以
内に制御でき、ＧａＡｓ中間層２ｂは、最大１３９ｎ
ｍ、最小９４ｎｍ残る。
のアンモニア系ＧａＡｓ、ＡｌＧａＡｓウエットエッチ
ング液を用いたエッチングにより１００ｎｍのエッチン
グを行う。このときのエッチングバラツキは±２０％以
内に制御でき、ＧａＡｓ中間層２ｂは、最大１３９ｎ
ｍ、最小９４ｎｍ残る。
【００３６】次ぎに、上記残りのＧａＡｓ中間層２ｂ
を、実施例１と同様の４０００倍の選択比を持つ選択ド
ライエッチングで、ＧａＡｓのエッチング量にして２０
０ｎｍエッチング除去する。この時、第２ドライエッチ
ングストッパー層３ｂは、最大でも、 （２００−９４）ｎｍ／４０００＝０．０２７ｎｍ しかエッチングされない。０．０２７ｎｍは１原子層以
下の厚さであり、全くエッチングされないことを示して
いる。そのため極めて均一性の良いＳＯＩ化合物半導体
基板が作成できる。
を、実施例１と同様の４０００倍の選択比を持つ選択ド
ライエッチングで、ＧａＡｓのエッチング量にして２０
０ｎｍエッチング除去する。この時、第２ドライエッチ
ングストッパー層３ｂは、最大でも、 （２００−９４）ｎｍ／４０００＝０．０２７ｎｍ しかエッチングされない。０．０２７ｎｍは１原子層以
下の厚さであり、全くエッチングされないことを示して
いる。そのため極めて均一性の良いＳＯＩ化合物半導体
基板が作成できる。
【００３７】本実施例においては、貼り合わせ薄層化の
工程によって生ずる化合物半導体薄膜の膜厚バラツキは
０．０２７ｎｍであり、現実には無視できる値である。
従って、本発明におけるＳＯＩ基板の半導体薄膜の膜厚
は、ＭＢＥ、ＭＯＣＶＤ、ＡＬＥ等によるエピタキシャ
ル成長時の膜厚バラツキで決まり、これは極めて良好で
ある。
工程によって生ずる化合物半導体薄膜の膜厚バラツキは
０．０２７ｎｍであり、現実には無視できる値である。
従って、本発明におけるＳＯＩ基板の半導体薄膜の膜厚
は、ＭＢＥ、ＭＯＣＶＤ、ＡＬＥ等によるエピタキシャ
ル成長時の膜厚バラツキで決まり、これは極めて良好で
ある。
【００３８】ドライエッチングストッパー層３ｂの膜厚
は、３ｎｍで十分ストッパーの機能を果たす。チャネル
の膜厚は１０ｎｍ〜４０ｎｍであり、本実施例によれば
半導体薄膜の膜厚が５０ｎｍ以下のＳＯＩ化合物半導体
基板が形成できる。
は、３ｎｍで十分ストッパーの機能を果たす。チャネル
の膜厚は１０ｎｍ〜４０ｎｍであり、本実施例によれば
半導体薄膜の膜厚が５０ｎｍ以下のＳＯＩ化合物半導体
基板が形成できる。
【００３９】次に、上記基板を用いて、実施例１に示し
た図１Ｅの如きＦＥＴを形成した。Ａｌ0.5Ｇａ0.5Ａｓ
らなる第２ドライエッチングストッパー層３ｂ及びチャ
ネル層となるＧａＡｓ層４の膜厚が均一なため、閾置電
圧バラツキは極めて少なくなった。
た図１Ｅの如きＦＥＴを形成した。Ａｌ0.5Ｇａ0.5Ａｓ
らなる第２ドライエッチングストッパー層３ｂ及びチャ
ネル層となるＧａＡｓ層４の膜厚が均一なため、閾置電
圧バラツキは極めて少なくなった。
【００４０】ドライエッチングストッパ層３ａ、３ｂは
ＡｌＧａＡｓの代りにＩｎＧａＡｓでもよい。また、チ
ャネル層であるＧａＡｓ層４は、ｎ型のＩｎＧａＡｓを
用いてもよい。さらに、ドライエッチングストッパー層
３ａ、３ｂにＩｎＧａＡｓを用いる場合は、バファー層
２、ＧａＡｓ中間層２ｂは、ＡｌＧａＡｓを用いてもよ
い。この場合、選択ドライエッチングはＳｉＣｌ4ガス
を用いて行う。
ＡｌＧａＡｓの代りにＩｎＧａＡｓでもよい。また、チ
ャネル層であるＧａＡｓ層４は、ｎ型のＩｎＧａＡｓを
用いてもよい。さらに、ドライエッチングストッパー層
３ａ、３ｂにＩｎＧａＡｓを用いる場合は、バファー層
２、ＧａＡｓ中間層２ｂは、ＡｌＧａＡｓを用いてもよ
い。この場合、選択ドライエッチングはＳｉＣｌ4ガス
を用いて行う。
【００４１】実施例３ 図４Ａ〜Ｃに実施例３の化合物半導体装置の製造工程図
を示す。まず、ＧａＡｓ基板１上に実施例１と同様にＧ
ａＡｓのバッファー層２（膜厚５００ｎｍ）、Ａｌ0.5
Ｇａ0.5Ａｓからなるドライエッチストッパー層３（膜
厚２０ｎｍ）、ｎ型のＧａＡｓ層４（膜厚１０ｎｍ、Ｓ
ｉを４×１０18／ｃｍ3ドーピング）を形成する。次
に、ＧａＡｓ層４の不要な部分を実施例１で示した選択
ドライエッチング法により除去する。さらに、ＳｉＣｌ
4ガスを用いたドライエッチングにより、素子分離溝４
１を形成する。分離溝の深さはドライエッチストッパー
層３の厚さより深ければよく、１００ｎｍとする。次
に、表面保護膜としてＳｉＯ2膜５を形成する。引き続
き、ゲート電極４２、オーミック電極４３、配線金属４
５、表面平坦化保護膜４８を形成し、貼り合わせ基板と
する。表面平坦化保護膜は、プラズマＣＶＤ法で形成し
たＳｉＯ2膜とＳＯＧ（塗布性の主成分ＳｉＯ2の膜）
を、ＳｉＯ2（１μｍ）／ＳＯＧ（０．２μｍ）／Ｓｉ
Ｏ2（１．５μｍ）のように多層構造にしたあとバフ研
磨して平坦化した。
を示す。まず、ＧａＡｓ基板１上に実施例１と同様にＧ
ａＡｓのバッファー層２（膜厚５００ｎｍ）、Ａｌ0.5
Ｇａ0.5Ａｓからなるドライエッチストッパー層３（膜
厚２０ｎｍ）、ｎ型のＧａＡｓ層４（膜厚１０ｎｍ、Ｓ
ｉを４×１０18／ｃｍ3ドーピング）を形成する。次
に、ＧａＡｓ層４の不要な部分を実施例１で示した選択
ドライエッチング法により除去する。さらに、ＳｉＣｌ
4ガスを用いたドライエッチングにより、素子分離溝４
１を形成する。分離溝の深さはドライエッチストッパー
層３の厚さより深ければよく、１００ｎｍとする。次
に、表面保護膜としてＳｉＯ2膜５を形成する。引き続
き、ゲート電極４２、オーミック電極４３、配線金属４
５、表面平坦化保護膜４８を形成し、貼り合わせ基板と
する。表面平坦化保護膜は、プラズマＣＶＤ法で形成し
たＳｉＯ2膜とＳＯＧ（塗布性の主成分ＳｉＯ2の膜）
を、ＳｉＯ2（１μｍ）／ＳＯＧ（０．２μｍ）／Ｓｉ
Ｏ2（１．５μｍ）のように多層構造にしたあとバフ研
磨して平坦化した。
【００４２】次に、図４Ｂに示すように、この貼り合わ
せ基板を厚さ５００ｎｍのＳｉＯ2膜７で被覆したＡｌ
Ｎセラミックからなる支持基板６に接着剤８を用いて貼
り合わせる。
せ基板を厚さ５００ｎｍのＳｉＯ2膜７で被覆したＡｌ
Ｎセラミックからなる支持基板６に接着剤８を用いて貼
り合わせる。
【００４３】最後に図４Ｃに示すように、実施例１で説
明した方法、すなわち機械研磨とドライエッチングスト
ッパー層を利用した選択ドライエッチング法により、貼
り合わせ基板のＧａＡｓ基板１、バッファー層２を除去
する。この後、裏面パッシベーション膜４６を形成した
のち信号取り出し電極４７を形成する。裏面パッシベー
ション膜には形成時のダメージが少ない光ＣＶＤ法で形
成した厚さ５００ｎｍのＳｉＯ2膜を用いる。
明した方法、すなわち機械研磨とドライエッチングスト
ッパー層を利用した選択ドライエッチング法により、貼
り合わせ基板のＧａＡｓ基板１、バッファー層２を除去
する。この後、裏面パッシベーション膜４６を形成した
のち信号取り出し電極４７を形成する。裏面パッシベー
ション膜には形成時のダメージが少ない光ＣＶＤ法で形
成した厚さ５００ｎｍのＳｉＯ2膜を用いる。
【００４４】以上により、ＳＯＩ化合物薄膜基板上に形
成されたＦＥＴ４０は、素子分離溝４１によって他の素
子と完全に絶縁分離され、バックゲート効果等、半絶縁
性基板が原因となる寄生効果は認められなかった。その
ため、信頼性の高い大規模集積回路が実現できた。ま
た、パッシベーション膜形成前に、イオウ又はセレン処
理を行なって半導体膜３の表面準位を低減する工程を入
れることも可能である。
成されたＦＥＴ４０は、素子分離溝４１によって他の素
子と完全に絶縁分離され、バックゲート効果等、半絶縁
性基板が原因となる寄生効果は認められなかった。その
ため、信頼性の高い大規模集積回路が実現できた。ま
た、パッシベーション膜形成前に、イオウ又はセレン処
理を行なって半導体膜３の表面準位を低減する工程を入
れることも可能である。
【００４５】さらに、ＦＥＴが形成されるＧａＡｓ層
は、エピタキシャル成長時にはバッファー層により成長
界面から約５００ｎｍ離れており、成長界面に起因する
結晶欠陥は極めて少なく、また、その膜厚、ドーピング
量はＭＢＥ、ＡＬＥ、ＭＯＣＶＤ等のエピタキシャル成
長技術で決まり、極めて制御性がよい。半導体素子がＧ
ａＡｓ層のヘテロ成長界面側、すなわち結晶欠陥が多く
存在する面に形成された場合、素子特性のバラツキが多
くなる傾向にあるが、本実施例によって形成されたＦＥ
Ｔの特性は均一性がよく、容易に大規模集積回路が製造
できた。
は、エピタキシャル成長時にはバッファー層により成長
界面から約５００ｎｍ離れており、成長界面に起因する
結晶欠陥は極めて少なく、また、その膜厚、ドーピング
量はＭＢＥ、ＡＬＥ、ＭＯＣＶＤ等のエピタキシャル成
長技術で決まり、極めて制御性がよい。半導体素子がＧ
ａＡｓ層のヘテロ成長界面側、すなわち結晶欠陥が多く
存在する面に形成された場合、素子特性のバラツキが多
くなる傾向にあるが、本実施例によって形成されたＦＥ
Ｔの特性は均一性がよく、容易に大規模集積回路が製造
できた。
【００４６】
【発明の効果】本発明によれば上記で説明したように、
１００ｎｍ以下の極めて薄くしかも均一性がよい結晶欠
陥のない高品質の半導体薄膜からなるＳＯＩ化合物半導
体基板及びこれらを用いた半導体装置が容易に製造でき
る。さらに、この半導体装置は素子の均一性が良好であ
るため、容易に歩留まりよく大規模集積回路が製造でき
る。また、この半導体装置はＳＯＩ基板上に形成される
ため、寄生容量が低減され高速になる、半絶縁性基板に
起因するバックゲート効果等の寄生効果が発生せず高集
積化が可能である、α線ソフトエラー耐性が著しく向上
する、等高性能である。
１００ｎｍ以下の極めて薄くしかも均一性がよい結晶欠
陥のない高品質の半導体薄膜からなるＳＯＩ化合物半導
体基板及びこれらを用いた半導体装置が容易に製造でき
る。さらに、この半導体装置は素子の均一性が良好であ
るため、容易に歩留まりよく大規模集積回路が製造でき
る。また、この半導体装置はＳＯＩ基板上に形成される
ため、寄生容量が低減され高速になる、半絶縁性基板に
起因するバックゲート効果等の寄生効果が発生せず高集
積化が可能である、α線ソフトエラー耐性が著しく向上
する、等高性能である。
【図１】本発明の一実施例のＳＯＩ基板を用いた化合物
半導体装置の製造工程図である。
半導体装置の製造工程図である。
【図２】ＧａＡｓ／ＡｌＧａＡｓ選択ドライエッチの選
択比を示す図である。
択比を示す図である。
【図３】本発明の他の実施例のＳＯＩ基板を用いた化合
物半導体装置の製造工程図である。
物半導体装置の製造工程図である。
【図４】本発明のさらに他の実施例のＳＯＩ基板を用い
た化合物半導体装置の製造工程図である。
た化合物半導体装置の製造工程図である。
【図５】従来の半絶縁性基板上に形成された化合物半導
体装置の問題を説明する図である。
体装置の問題を説明する図である。
１ ＧａＡｓ基板 ２ バッファー層 ２ｂ ＧａＡｓ中間層 ３ ドライエッチングストッパー層 ３ａ 第１ドライエッチングストッパー層 ３ｂ 第２ドライエッチングストッパー層 ４ ＧａＡｓ層 ５、７、１３ ＳｉＯ2膜 ６ 支持基板 ８ 接着剤 １１、４２、５０ ゲ−ト電極 ４１ 素子分離溝 １２ａ、１２ｂ、４３ オーミック電極 ４０ ＦＥＴ ４５ 配線金属 ４６ 裏面パッシベーション膜 ４７ 信号取り出し電極 ４８ 表面平坦化保護膜 ５１ ソース電極 ５２ ドレイン電極 ５３ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 田上 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内
Claims (10)
- 【請求項１】支持基板と、該支持基板上に、接着剤層を
介して順次設けられた絶縁物層及び化合物半導体層とを
有し、上記化合物半導体層に半導体素子の活性領域が設
けられたことを特徴とする化合物半導体装置。 - 【請求項２】請求項１記載の化合物半導体装置におい
て、上記化合物半導体層は、その膜厚が１０ｎｍから１
００ｎｍの範囲であることを特徴とする化合物半導体装
置。 - 【請求項３】請求項１又は２記載の化合物半導体装置に
おいて、上記化合物半導体層はＧａＡｓからなることを
特徴とする化合物半導体装置。 - 【請求項４】請求項１から３のいずれか一に記載の化合
物半導体装置において、上記活性領域は、上記化合物半
導体層の支持基板側の表面の近傍に設けられたことを特
徴とする化合物半導体装置。 - 【請求項５】請求項４記載の化合物半導体装置におい
て、上記化合物半導体層の上に他の化合物半導体層が設
けられ、上記活性領域の上部の該他の化合物半導体層の
周囲は絶縁物が埋め込まれた溝が設けられたことを特徴
とする化合物半導体装置。 - 【請求項６】基板の表面に、化合物半導体バッファー
層、該化合物半導体バッファー層より耐ドライエッチン
グ特性の優れた半導体層、化合物半導体層及び絶縁物層
を順次形成し、その表面に支持基板を貼り合わせ、基板
を所望の厚さ除去し、基板の残部と化合物半導体バッフ
ァー層をドライエッチングし、ついで、上記化合物半導
体層に半導体素子の活性領域を形成することを特徴とす
る化合物半導体装置の製造方法。 - 【請求項７】基板の表面に、化合物半導体バッファー
層、該化合物半導体バッファー層より耐ドライエッチン
グ特性の優れた半導体層及び化合物半導体層を順次形成
し、該化合物半導体層を活性領域とする半導体素子の少
なくとも１部を形成し、その表面に絶縁物層を形成し、
その表面に支持基板を貼り合わせ、基板を所望の厚さ除
去し、基板の残部と化合物半導体バッファー層をドライ
エッチングすることを特徴とする化合物半導体装置の製
造方法。 - 【請求項８】請求項６又は７記載の化合物半導体装置の
製造方法において、上記耐ドライエッチング特性の優れ
た半導体層は、Ａｌ又はＩｎの少なくとも１種の元素を
０．５原子％以上有する化合物半導体であることを特徴
とする化合物半導体装置の製造方法。 - 【請求項９】請求項６から８のいずれか一に記載の化合
物半導体装置の製造方法において、上記耐ドライエッチ
ング特性の優れた半導体層は、その膜厚が１ｎｍから１
０μｍの範囲であることを特徴とする化合物半導体装置
の製造方法。 - 【請求項１０】請求項６から９のいずれか一に記載の化
合物半導体装置の製造方法において、上記化合物半導体
層は、その膜厚が１０ｎｍから１００ｎｍの範囲である
ことを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23454591A JPH0574925A (ja) | 1991-09-13 | 1991-09-13 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23454591A JPH0574925A (ja) | 1991-09-13 | 1991-09-13 | 化合物半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574925A true JPH0574925A (ja) | 1993-03-26 |
Family
ID=16972704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23454591A Pending JPH0574925A (ja) | 1991-09-13 | 1991-09-13 | 化合物半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574925A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774341A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 光電子集積回路装置の製造方法 |
| WO2017122255A1 (ja) * | 2016-01-15 | 2017-07-20 | 信越半導体株式会社 | 発光素子及びその製造方法 |
| JP2023127527A (ja) * | 2022-03-01 | 2023-09-13 | 鴻創應用科技有限公司 | 複合基板及びその製造方法 |
-
1991
- 1991-09-13 JP JP23454591A patent/JPH0574925A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774341A (ja) * | 1993-08-31 | 1995-03-17 | Sony Corp | 光電子集積回路装置の製造方法 |
| WO2017122255A1 (ja) * | 2016-01-15 | 2017-07-20 | 信越半導体株式会社 | 発光素子及びその製造方法 |
| JP2017126720A (ja) * | 2016-01-15 | 2017-07-20 | 信越半導体株式会社 | 発光素子及びその製造方法 |
| JP2023127527A (ja) * | 2022-03-01 | 2023-09-13 | 鴻創應用科技有限公司 | 複合基板及びその製造方法 |
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