JPH0555558A - ＧａＡｓヘテロ構造金属絶縁体半導体およびその製造方法 - Google Patents

ＧａＡｓヘテロ構造金属絶縁体半導体およびその製造方法

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JPH0555558A
JPH0555558A JP3356689A JP35668991A JPH0555558A JP H0555558 A JPH0555558 A JP H0555558A JP 3356689 A JP3356689 A JP 3356689A JP 35668991 A JP35668991 A JP 35668991A JP H0555558 A JPH0555558 A JP H0555558A
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angstroms
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Timothy T Childs
テイモシー・テイ・チヤイルズ
Thomas E Nohava
トーマス・イー・ノーアバ
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Honeywell Inc
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Abstract

(57)【要約】 【目的】 ヘテロ構造金属・絶縁体・半導体装置および
その製法を提供。 【構成】 集積回路において、ゲート電流漏れが少な
く、より大きな電圧スイング範囲を有すＧａＡｓ ＦＥ
Ｔ３０を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路技術に関し、特
に、ヘテロ構造金属−絶縁体−半導体デバイスに関す
る。
【０００２】
【従来の技術】関連技術はガリウムヒ素（ＧａＡｓ）不
純物添加チャネルヘテロ構造電界効果トランジスタ（Ｄ
ＣＨＦＥＴ）と、相補形ヘテロ構造電界効果トランジス
タ（Ｃ−ＨＩＦＥＴ）（アルミニウムヒ素（ＡｌＡｓ）
のモル分率が高い）と、酸化金属半導体電界効果トラン
ジスタ（ＭＯＳＦＥＴ）（分子線エピタキシ（ＭＢＥ）
成長絶縁体を含まない）の各技術である。これらの技術
には、過剰なゲート電流漏れ、低い電圧スイング、限定
されたダイナミックレンジ及び著しく多い電力消費とい
った欠点がある。本発明を採用すると、その結果、これ
らのパラメータは大幅に改善される。
【０００３】
【発明の概要】本発明は、ゲート電流漏れを減少させ且
つ電圧スイングを増大させることにより、デジタルデバ
イスに適用した場合の電力消費を少なくすると共に、ア
ナログの用途やマイクロ波の用途についてはダイナミッ
クレンジを拡大するようなＦＥＴ技術を達成するための
新たな方法及び構造である。本発明の製造は簡単であ
り、ＧａＡｓ集積回路技術及びモノリシックマイクロ波
集積回路（ＭＭＩＣ）技術との間に矛盾を生じない。
【０００４】
【実施例】図１は、ＦＥＴを製造する際に適用するよう
なＨ−ＭＩＳ技術に関連する一連の層１０を示す。Ｇａ
Ａｓ成長チャンバ（ＭＢＥ又はＭＯＣＶＤ利用）の中
で、半絶縁性ＧａＡｓウェハ、すなわち基板１２の上
に、０．５ミクロンのＧａＡｓを添加しない緩衝層１４
を成長させる。この緩衝層１４は０．２ミクロンから
１．０ミクロンまでの別の厚さであっても良い。基板１
２は通常は数ミクロンの厚さである。
【０００５】緩衝層１４の上に、８０オングストローム
のｎ型不純物を添加したＩｎＧａＡｓ層１６を成長させ
る。この層１６は２０オングストロームから１５０オン
グストロームまでの別の厚さであっても良い。ＩｎＧａ
Ａｓ層１６の上に、６０オングストロームの不純物を添
加しないＩｎＧａＡｓ層１８を成長させる。この層１８
は２０オングストロームから１５０オングストロームま
での別の厚さであっても良い。ＩｎＧａＡｓ層１８の上
に、１００オングストロームの不純物を添加しないＡｌ
ＧａＡｓ層２０を成長させる。この層２０は２５オング
ストロームから２５０オングストロームまでの別の厚さ
であっても良い。ＭＯＤＦＥＴの場合と同様に、高い移
動度のために２つの層１８及び２０の間に２ｄ電子ガス
の界面が形成される結果となる。そこで、約摂氏３００
度のウェハ温度構造１１によって、ＡｌＧａＡｓ層２０
の上に約１０オングストロームのケイ素を成長させるこ
とにより絶縁体層２２を形成し、続いて、絶縁体層２２
の上に約１５０オングストロームのストレスのより低い
ＳｉＯ2 を絶縁体層２４として成長させる。
【０００６】絶縁体層２２は４オングストロームから２
０オングストロームまでの別の厚さであっても良く、ま
た、絶縁体層２４は７５オングストロームから５００オ
ングストロームまでの別の厚さであっても良い。これに
代わる方法として、ヘリウム中でＨｅ／Ｎ2Ｏ／ＳｉＨ4
の４０５０／２００／３２単位の流量のプラズマエンハ
ンス化学蒸着（ＰＥＣＶＤ）比によってＳｉＯ2 層２４
を別の場所で蒸着することもできる。Ｓｉ層２２及びＳ
ｉＯ2 層２４の成長中の基板温度と、Ｓｉ層２２及びＳ
ｉＯ2層２４の厚さと、ＳｉＯ2層２４の低ストレス成長
又は蒸着はＭＩＳ製造工程におけるきわめて重要な段階
である。
【０００７】ＡｌＧａＡｓ層２０の上にエピタキシャル
成長するＳｉのごく薄い層２２は、ＳｉＯ2 層２４のベ
ースを形成する一方で、ＧａＡｓの酸化を防止する。層
２２と層２０との間の欠陥の少ないＳｉ／ＡｌＧａＡｓ
界面、並びに層２２と層２４との間の欠陥の少ないＳｉ
／ＳｉＯ2 界面はトラップを減少させると共に、Ｓｉ絶
縁体層２２及びＳｉＯ2 絶縁体層２４に実質的にデバイ
ス３０からのゲート漏れを排除する働きをさせる。とこ
ろが、Ｓｉの薄い層２２は、ＳｉＯ2 にさらされるか又
はＳｉＯ2によって被覆されると、ＳｉＯ2に変化する。
【０００８】絶縁体層２４の上に、４５００オングスト
ロームのＷ1ーXＳｉX 又は状況に応じた他のケイ化金属
を層２６として蒸着し、ゲートを形成する。この層２６
は５オングストロームから１００００オングストローム
までの別の厚さであっても良い。次に、層２６に相互接
続用金属を付着させても良い。層構造１０の厚さは、全
て、デバイス３０を最適化するように調整されれば良
い。
【０００９】層２６をマスクで覆い、ゲート構造を規定
する。デバイス３０は、Ｗ1-X ＳｉX の層２６をＣＦ4
／Ｏ2反応イオンエッチングによってエッチングするこ
とにより製造される。ＳｉＯ2層２４と、Ｓｉ層２２と
をＣ2Ｆ6／ＣＨＦ3プラズマの中でエッチングする。標
準的な自己整合ゲートＧａＡｓＨ−ＦＥＴ集積回路（Ｉ
Ｃ）プロセス（Ｎ，Ｐ又は相補形）を実施する（ＩＥＥ
Ｅ条項を取入れる）。詳細にいえば、層１６，１８及び
２０のＮチャネルについてＮ又はＰの注入を実施して、
Ｎチャネル又はＰチャネルＦＥＴを得るということにな
る。Ｎ注入ではケイ素イオンを使用し、Ｐ注入ではベリ
リウムイオンを使用する。
【００１０】ディマーヒ素、低ストレスＳｉＯ2 及びＳ
ｉベースのゲート金属の接着を伴う格子整合ＭＩＳ表面
は、ＩＣ処理における高速光学アニール（ＲＯＡ）工程
に耐えることができる頑丈な表面を確立させた。状況に
応じて、Ｎ又はＰのオーム接点３２及び３４をＡｕ：Ｇ
ｅベースのメタライズによって形成する。回路の２つの
レベルの相互接続のためのメタライズはリフトオフによ
り規定される。図３は、ＭＯＤＦＥＴのエピ層（エピタ
キシ層）ＭＩＳゲートの拡大画像の線図である。図４
は、電子エネルギーと逆格子空間（Ｋ−空間）との関係
を示すＭＩＳ−ＭＯＤＦＥＴのエネルギー帯の図であ
る。この図は、絶縁体層によるゲート電流の排除の根拠
を示す。
【００１１】図５は、通常の関連技術１×１０ミクロン
ＭＯＤＦＥＴの性能を示すグラフである。ゲート電圧が
＋１ボルトに近づくにつれて、ゲート電流は著しく増加
し、ドレイン電流は最大レベルに到達することがわか
る。ゲート電圧が＋１．５ボルトを越えると、ゲート電
流はドレイン電流を越える。図６は、本発明を１×１０
ミクロンのＭＩＳ ＭＯＤＦＥＴに取入れた場合の図５
に類似する性能のグラフである。対照的に、ドレイン電
流は、ゲート電圧が４ボルトより高くなったときに、ゲ
ート電流を１０6 倍だけ越える。ゲート電圧が３ボルト
を越えたとき、ゲート漏れは１０ピコアンペア未満であ
る。本発明に関わるゲート電圧許容差は−１５ボルトか
ら＋１５ボルトである。この性能仕様はこれに匹敵する
関連ＧａＡｓ技術の性能仕様に大きくまさっている。
【００１２】１１の段階のそれぞれにファンアウト＝
１，ファンイン＝１及び１ミリメートルの金属を有する
図６に示すエンハンス／エンハンス（Ｅ／Ｅ）論理ＦＥ
Ｔフィードバック論理（ＦＦＬ）１１段リング発振器４
０に本発明を取入れた。試験によれば、曲がりくねった
相互接続金属部は段ごとに０．３３のピコファラドのキ
ャパシタンスを発生させ、合わせて３．６３ピコファラ
ドを発生させることがわかっている。室温では、発振器
回路は３１．０MHz を生じさせ（すなわち、ゲートごと
の１．４＋１秒）、総電流は０．２８ミリアンペアであ
る。これはゲートごとに７５マイクロワットの電力消散
に変わる。摂氏１７０度の温度では、回路は９０MHz を
発生させる（すなわち、ゲートごとに５２０ピコ秒）。
摂氏７０度では、電力消散はゲートごとに５０マイクロ
ワット未満であった。構成され、利用される回路は、特
定の最適化速度又は電力を得るために設計されたのでは
なく、機能大規模集積（ＬＳＩ）ＭＩＳＦＥＴの実現可
能性を実証するために設計されたものである。
【図面の簡単な説明】
【図１】ＧａＡｓヘテロ構造（Ｈ）金属−絶縁体−半導
体（ＭＩＳ）技術の基本構造を示す図。
【図２】Ｈ−ＭＩＳ電界効果トランジスタ（ＦＥＴ）を
示す図。
【図３】Ｈ−ＭＩＳ添加物変調（ＭＯＤ）ＦＥＴの絶縁
ゲートの線図。
【図４】ＭＩＳ−ＭＯＤＦＥＴのエネルギー帯の図。
【図５ａ】関連技術ＭＯＤＦＥＴの性能グラフ。
【図５ｂ】本発明を取入れたＭＯＤＦＥＴの性能グラ
フ。
【図６】本発明を取入れたリング発振器の概略図。
【符号の説明】
１２ 半絶縁基板 １４ 緩衝層 １６ ｎ型不純物を添加したＩｎＧａＡｓ層 １８ ＩｎＧａＡｓ層 ２０ ＡｌＧａＡｓ層 ２２ Ｓｉ絶縁体層 ２４ ＳｉＯ2 絶縁体層 ２６ ゲート層 ２８ Ｎ又はＰ注入物 ３０ デバイス ３２，３４ オーム接点

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ヘテロ構造金属絶縁体半導体を製造する
    方法において， 半導体ＧａＡｓ基板（１２）の上に０．２ミクロンから
    １．０ミクロンの不純物を添加しないＧａＡｓ層（１
    ４）を成長させる工程と；不純物を添加しないＧａＡｓ
    層（１４）の上に２０オングストロームから１５０オン
    グストロームのｎ型不純物を添加したＩｎＧａＡｓ層
    （１６）を成長させる工程と；ｎ型不純物を添加したＩ
    ｎＧａＡｓ層（１６）の上に２０オングストロームから
    １５０オングストロームの不純物を添加しないＩｎＧａ
    Ａｓ層（１８）を成長させる工程と；不純物を添加しな
    いＩｎＧａＡｓ層（１８）の上に２５オングストローム
    から２５０オングストロームの不純物を添加しないＡｌ
    ＧａＡｓ層（２０）を成長させて、上記の全ての層から
    成る積層構造（１１）を形成する工程と；積層構造（１
    １）を約摂氏３００度に加熱する工程と；不純物を添加
    しないＡｌＧａＡｓ層（２０）の上に約４オングストロ
    ームから２０オングストロームの酸素にさらされるとＳ
    ｉＯ2 になるケイ素（２２）を成長させる工程と；４オ
    ングストロームから２０オングストロームのＳｉＯ2 に
    なるケイ素（２２）の上に７５オングストロームから５
    ００オングストロームＳｉＯ2 層（２４）を成長させ
    て、４オングストロームから２０オングストロームのＳ
    ｉＯ2 （２２）と組合わせて絶縁体を形成する工程と；
    絶縁体（２４）の上に５オングストロームから１０００
    ０オングストロームのケイ化金属層（２６）を蒸着する
    工程と；ケイ化金属層（２６）をマスクで覆う工程と；
    ケイ化金属層（２６）から反応性イオンエッチングによ
    ってメサをエッチングする工程と；ケイ化金属層（２
    ６）からメサを連続するためにプラズマによってＳｉＯ
    2層（２４）をエッチングする工程と；ＳｉＯ2 層（２
    ４）からメサを連続するためにＳｉ層（２２）をエッチ
    ングする工程と；不純物を添加しないＡｌＧａＡｓ層
    （２０）と，不純物を添加しないＩｎＧａＡｓ層（１
    ８）と，ｎ型不純物を添加したＩｎＧａＡｓ層（１６）
    とに複数のイオン注入ボリューム（２８）を形成する工
    程と；ＡｌＧａＡｓ層（２０）の上のイオン注入ボリュ
    ーム（２８）上にオーム接点（３２，３４）を形成する
    工程とから成るヘテロ構造金属絶縁体半導体を製造する
    方法。
  2. 【請求項２】 半導体を製造する方法において， 半絶縁性基板（１２）の上に０．２ミクロンから１．０
    ミクロンの厚さを有する不純物を添加しないＧａＡｓの
    第１の層（１４）を成長させる工程と；前記第１の層
    （１４）の上に２０オングストロームから１５０オング
    ストロームの厚さを有するｎ型不純物を添加したＩｎＧ
    ａＡｓの第２の層（１６）を成長させる工程と；前記第
    ２の層（１６）の上に２０オングストロームから１５０
    オングストロームの厚さを有する不純物を添加しないＩ
    ｎＧａＡｓの第３の層（１８）を成長させる工程と；前
    記第３の層（１８）の上に２５オングストロームから２
    ５０オングストロームの厚さを有する不純物を添加しな
    いＡｌＧａＡｓの第４の層（２０）を成長させる工程
    と；前記第４の層（２０）の上に４オングストロームか
    ら２０オングストロームの厚さを有するケイ素の第５の
    層（２２）を成長させる工程と；前記第５の層（２２）
    の上に７５オングストロームから５００オングストロー
    ムの厚さを有する二酸化ケイ素の第６の層（２４）を成
    長させる工程と；前記第６の層（２４）の上に５オング
    ストロームから１００００オングストロームの厚さを有
    するケイ化金属の第７の層（２６）を成長させる工程と
    から成る半導体を製造する方法。
  3. 【請求項３】 半絶縁性基板（１２）と；前記半絶縁性
    基板（１２）の上の不純物を添加しないガリウムヒ素の
    層（１４）と；前記不純物を添加しないガリウムヒ素の
    層（１４）の上のｎ型不純物を添加したインジウムガリ
    ウムヒ素の層（１６）と；前記ｎ型不純物を添加したイ
    ンジウムガリウムヒ素の層（１６）の上の不純物を添加
    しないインジウムガリウムヒ素の層（１８）と；前記不
    純物を添加しないインジウムガリウムヒ素の層（１８）
    の上の不純物を添加しないアルミニウムガリウムヒ素の
    層（２０）と；前記不純物を添加しないアルミニウムガ
    リウムヒ素の層（２０）の一部の上にある薄いケイ素の
    層（２２）と；前記ケイ素の層（２２）の上の二酸化ケ
    イ素の層（２４）と；前記二酸化ケイ素の層（２４）の
    上のケイ化タングステンの層（２６）と；前記アルミニ
    ウムガリウムヒ素の層（２０）と，前記不純物を添加し
    ないインジウムガリウムヒ素の層（１８）と，前記ｎ型
    不純物を添加したインジウムガリウムヒ素の層（１６）
    の第１の部分にある第１のイオン注入部（２８）と；前
    記第１のイオン注入部（２８）の上の第１のオーム接点
    （３２，３４）とを具備するヘテロ構造金属絶縁体半導
    体。
  4. 【請求項４】 基板（１２）と；前記基板（１２）の上
    の不純物を添加しないＧａＡｓの層（１４）と；前記不
    純物を添加しないＧａＡｓの層（１４）の上のｎ型不純
    物を添加したＩｎＧａＡｓの層（１６）と；前記ｎ型不
    純物を添加したＩｎＧａＡｓの層（１６）の上の不純物
    を添加しないＩｎＧａＡｓの層（１８）と；前記不純物
    を添加しないＩｎＧａＡｓの層（１８）の上の不純物を
    添加しないＡｌＧａＡｓの層（２０）と；前記不純物を
    添加しないＡｌＧａＡｓの層（２０）の一部の上にある
    Ｓｉの層（２２）と；前記Ｓｉの層（２２）の上のＳｉ
    Ｏ2 の層（２４）と；前記ＳｉＯ2 の層（２４）の上の
    ケイ化金属の層（２６）とから構成される半導体。
  5. 【請求項５】 半絶縁性基板と；前記半絶縁性基板の上
    の不純物を添加しないガリウムヒ素の層と；前記不純物
    を添加しないガリウムヒ素の層の上のｎ型不純物を添加
    したインジウムガリウムヒ素の層と；前記ｎ型不純物を
    添加したインジウムガリウムヒ素の層の上の不純物を添
    加しないインジウムガリウムヒ素の層と；前記不純物を
    添加しないインジウムガリウムヒ素の層の上の不純物を
    添加しないアルミニウムガリウムヒ素の層と；前記不純
    物を添加しないアルミニウムガリウムヒ素の層の一部の
    上にある二酸化ケイ素の層と；前記二酸化ケイ素の層の
    上のケイ化タングステンの層と；前記不純物を添加しな
    いアルミニウムガリウムヒ素層と，前記不純物を添加し
    ないインジウムガリウムヒ素層と，前記ｎ型不純物を添
    加したインジウムガリウムヒ素の層の第１の部分にある
    第１のイオン注入部とから構成される半導体。
JP3356689A 1990-12-31 1991-12-26 ＧａＡｓヘテロ構造金属絶縁体半導体およびその製造方法 Pending JPH0555558A (ja)

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US636321 1990-12-31
US07/636,321 US5124762A (en) 1990-12-31 1990-12-31 Gaas heterostructure metal-insulator-semiconductor integrated circuit technology

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