JPH0574948B2 - - Google Patents

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JPH0574948B2
JPH0574948B2 JP60126408A JP12640885A JPH0574948B2 JP H0574948 B2 JPH0574948 B2 JP H0574948B2 JP 60126408 A JP60126408 A JP 60126408A JP 12640885 A JP12640885 A JP 12640885A JP H0574948 B2 JPH0574948 B2 JP H0574948B2
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JP
Japan
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floating gate
charge
gate electrode
control
voltage
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JP60126408A
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JPS6180852A (ja
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Aran Kaufuman Buruusu
Hon Ramu Chungu
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International Business Machines Corp
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Publication of JPH0574948B2 publication Critical patent/JPH0574948B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/682—Floating-gate IGFETs having only two programming levels programmed by injection of carriers through a conductive insulator, e.g. Poole-Frankel conduction

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は不揮発性のダイナミツク・ランダム・
アクセス・メモリ・セルに関する。
Ｂ 開示の概要 開示される不揮発性のダイナミツク・メモリ・
セルは電子注入のための２つの別々の領域を有
し、消去サイクルを介在させることなく、前に記
憶した不揮発性データに対して直接重ね書きをす
ることができる。フローテイング・ゲート電極は
その上に配置された２つの制御ゲートを有する。
各制御ゲートは２重電子注入構造（DEIS）の層
とポリシリコン・ゲートとを含む。揮発性の記憶
キヤパシタからフローテイングゲートへ“０”を
書込むときは、一方の制御ゲートがフローテイン
グ・ゲートから電荷を除去する。“１”を書込む
ときは、他方の制御ゲートがフローテイング・ゲ
ートへ電荷を注入する。上記の電荷の転送は、前
に記憶されていた論理状態と書込まれるべき論理
状態とが同じ場合は生じない。
Ｃ 従来の技術 不揮発性のフローテイング・ゲートMOSメモ
リは周知である。このようなメモリにおいて、
FETの導電状態はフローテイング・ゲートの電
圧によつて決められる。
最近は、フローテイング・ゲート電圧の消去お
よび再設定を容易にするいくつかの設計が提案さ
れている。例えば、米国特許第4119995号はフロ
ーテイング・ゲートの上に別々のプログラミン
グ・ゲートと消去ゲートを配置してフローテイン
グ・ゲートを制御するようにした構成を示してい
る。フローテイング・ゲートの電圧はプログラミ
ング・ゲートの制御によつて設定され、フローテ
イング・ゲートの電荷はフローテイング・ゲート
から消去ゲートへ電子を流すことによつて消去さ
れる。
フローテイング・ゲートの消去およびプログラ
ミングの両方を行なうのにフローテイング・ゲー
トと１つ以上の制御ゲートとの間の電荷転送を利
用した他の設計も提案されている。この方式は基
板領域以外の構造体からの電子注入によつてフロ
ーテイング・ゲートの電圧を設定する。例えば、
アプライド・フイジクス・レターズ（Applies
Physice Letters）、Vol.31、No.７、1977年10号、
第475〜476頁、リー（Lee）による“フローテイ
ング・ゲートMOS不揮発性メモリへの新しい方
策（Ａ New Approach for the Floating−
Gate MOS Nonvolatile Memory）”と題する
論文は、酸化物層によつてフローテイング・ゲー
トから分離した１つの制御ゲートを用いる構造を
示している。書込み時に制御ゲートを正にバイア
スすると、フローテイング・ゲートから制御ゲー
トへ電子が流れる。この電子の流れは基板からフ
ローテイング・ゲートへの電子の流れよりも大き
いから、フローテイング・ゲートは正電荷を蓄積
する。消去時に制御ゲートを負にバイアスする
と、フローテイング・ゲートは負電荷を蓄積す
る。また、米国特許第4099196号、同第4274012
号、同第4300212号、および同第4314265号は、フ
ローテイング・ゲートの下にプログラミング・ゲ
ートを配置しフローテイング・ゲートの上に消去
ゲートを配置した消去可能なPPOMを開示して
いる。
電荷の注入を高めるのに用いられている１つの
方法は、いわゆる２重電子注入構造（DEIS）で
あり、これは上下表面に過剰のシリコン結晶を有
するSiO2層を用いるものであり、この構造は特
公昭55−44468号公報に示されている。DEIS層は
一般に、通常のSiO2層の形成の前後に過剰のシ
リコン結晶の成長を誘起するように化学気相付着
プロセスを行なうことによつて形成される。特開
昭57−12488号公報は１つの制御ゲートを用いて
DEIS層を介してフローテイング・ゲートへ電子
を注入する構造を示している。
このDEIS層はまた、不揮発性ダイナミツク
RAMの不揮発性素子のための電子注入構造を与
えるのにも用いられている。例えば、特開昭58−
118092号公報はDEIS層を、ダイナミツクRAM
（DRAM）セルと関連する不揮発性素子の単一制
御ゲートに用いたメモリを開示している。このよ
うな不揮発性DRAMは特開昭58−142565号公報、
同57−105888号公報、同58−119673号公報、同57
−113485号公報にも示されている。これらの公報
の場合、新しいデータを記憶できるようにするた
めには、フローテイング・ゲートに記憶されたデ
ータを消去する必要がある。この余分の動作ステ
ツプはメモリ速度を遅くする。
Ｄ 発明が解決しようとする問題点 本発明の目的は、改良された不揮発性ダイナミ
ツク・ランダム・アクセス・メモリ・セルを提供
することである。
他の目的は、現存する記憶データを最初に消去
することなくデータを書込むことができるような
不揮発性ダイナミツク・メモリ・セルを提供する
ことである。
他の目的は最小限の周辺支持回路しか必要とし
ない不揮発性ダイナミツクRAMセルを提供する
ことである。
他の目的はポリシリコン層の不整合による悪影
響を受けにくい不揮発性ダイナミツクRAMセル
を提供することである。
Ｅ 問題点を解決するための手段 本発明によれば、DEIS物質の層を介してワー
ド線電極をフローテイング・ゲートへ結合するよ
うな構造を有する不揮発性ダイナミツクRAMセ
ルが提供される。フローテイング・ゲートは別の
DEIS層を介して制御ゲート電極にも結合される。
これらのDEIS層はプロセスの変動によつて悪影
響を受けないように構成される。
動作において、記憶キヤパシタからフローテイ
ング・ゲートへ第１の２進論理状態を書込むと
き、DEIS層はフローテイング・ゲートから制御
ゲートへ電子の流れを引起す。フローテイング・
ゲートへ第２の２進論理状態を書込むとき、
DEIS層はワード線電極からフローテイング・ゲ
ートへ電荷の注入を引起す。DEIS層の特性のた
め、この電荷の転送は、書込まれるべき論理状態
がフローテイング・ゲートに既に記憶されている
論理状態と反対の場合に生じる。これらの論理状
態が同じならば、電荷転送は生じない。したがつ
て本発明では、不揮発性ダイナミツクRAMの不
揮発性部分へ所定の論理状態を書込む前に消去ス
テツプを行なう必要がない。
Ｆ 実施例 第３図は本発明のメモリ・セルの平面図、第１
図は第３図の線１−１における断面図、第２図は
第３図の線２−２における断面図を示している。
Ｐ型（P-）半導体基板１０の表面には、好まし
くはSiO2絶縁層１２が成長される。表面絶縁層
１２は厚い半埋込み酸化物（ROX）領域１２Ａ，
１２Ｂにつながつている。絶縁層１２は水平方
向、すなわち基板表面に対して平行な方向に、３
つの個別の巾Ｘ、Ｙ、Ｚを有する。絶縁層１２の
上には第１のポリシリコン層１４が付着され、２
つの別々の部分１４Ａ，１４Ｂを形成するように
エツチされる。部分１４Ａはフローテイング・ゲ
ート電極であり、これは巾Ｙを有する絶縁層１２
の領域と重なり、またその左上部は絶縁層１２に
よつて覆われていない基板領域へ延びている。部
分１４Ｂは記録キヤパシタのプレートであり、こ
れは巾Ｚの絶縁層１２の領域と重なつている。
部分１４Ａの上にDEIS層を形成した後、基板
１０上に第２のポリシリコン層１６が付着され、
２つの別々のポリシリコン層部分１６Ａ，１６Ｂ
を形成するようにエツチされる。DEIS層につい
ては後述する。部分１６Ａは部分１４Ａの領域の
うち、絶縁層１２と重なつていない、左上部の突
出領域の上に重なつており、部分１６Ｂは部分１
４Ａの残りの領域の上に重なつている。部分１６
Ａはワード線電極として働き、部分１６Ｂは制御
ゲート電極として働く。
第２図において、第２のポリシリコン層１６の
付着およびエツチングの後、Ｎ型拡散領域１８，
２０，２２がイオン注入技術により基板１０に形
成される。拡散領域１８は制御電圧VBLを受取る
拡散されたビツト線である。拡散領域２０，２２
はそれぞれのポリシリコン層を互いに分離するよ
うに働く。第１および第２のポリシリコン層は
DEIS層２４により分離される。DEIS層２４はポ
リシリコン層１６と共にエツチされ、ワード線電
極１６Ａおよび制御ゲート電極１６Ｂの下側に２
つの別々のDEIS領域２４Ａ，２４Ｂが形成され
る。DEIS領域２４Ａおよびワード線電極１６Ａ
は第１の制御ゲートを形成し、DEIS領域２４Ｂ
および制御ゲート電極１６Ｂは第２の制御ゲート
を形成する。これらの制御ゲートはフローテイン
グ・ゲート１４へ電荷を注入しそこから電荷を除
去するように働く。ワード線電極１６Ａは制御電
圧VWLを受取り、そして、ビツト線電圧をメモ
リ・セルへ転送するFET装置を形成すると共に
フローテイング・ゲートの電圧を制御するための
制御ゲート電極としても働く。制御ゲート電極１
６Ｂはフローテイング・ゲート１４Ａの電圧状態
を制御するための電圧VCGを受取る。最後に、キ
ヤパシタ・プレート１４Ｂは記憶ノードすなわち
プレート１４Ｂの下側の基板領域の電圧を制御す
るための制御電圧VPを受取る。
メモリ・セルの動作を説明する前に、DEIS層
の特性についてレビユーする。DEIS層において
は、内側のSiO2よりも外側のDEIS層表面の方が
電子の流れを促進する特性があるため、DEIS層
の各表面は固有のダイオード特性を有する。
DEIS層のそれぞれの表面は異なる向きに電子の
流れを促進するから、DEIS層全体は第４Ａ図に
示すように、２個のダイオードを背中合わせに接
続した形に対応する電気的特性を有する。第４Ｂ
図に示すように、DEIS層は略±10Vでこれらの
ダイオードが導通するうようにつくられるのが好
ましい。本発明では、DEIS物質の使用が望まし
いが、上記の特性を示すものであれば、任意の種
類の電荷注入材を使用しうる。
次に第５図を参照して本発明の動作を説明す
る。第５図は第１図のメモリ・セルの等価回路で
ある。スイツチS1はワード線FETを表わし、ワ
ード線電圧FWLが＋5Vになつたときビツト線電圧
VBLを基板に結合する。CD1は制御ゲート電極１
６Ｂとフローテイング・ゲート１４Ａの間の
DEIS領域２４Ｂによつて形成されるキヤパシタ
ンスである。CD2はワード線電極１６Ａとフロー
テイグ・ゲート１４Ａとの間のDEIS領域２４Ａ
によつて形成されるキヤパシタンスである。CFGN
はフローテイング・ゲート１４Ａと基板１０の間
の絶縁層１２によつて形成されるキヤパシタンス
である。CIはフローテイング・ゲート１４Ａの下
側に電位井戸領域が発生されたときにのみキヤパ
シタCFGNと基板１０の間に形成される付加的な反
転キヤパシタンスである。CSは記憶キヤパシタで
ある。簡明化のため、メモリ・セルに固有の種々
の寄生キヤパシタンスは第５図の等価回路から省
略してある。しかしこの等価回路はメモリ・セル
の基本性能を十分正確に近似することが判明し
た。
本発明のメモリ・セルの動作の不揮発性部分の
特徴について説明する前に、ダイナミツク・メモ
リとしての機能について簡単に説明する。メモ
リ・セルに揮発性データを書込む場合、VPは＋
5Vにセツトされる。制御ゲート電圧VCGは＋8V
にセツトされる。このときフローテイング・ゲー
ト電圧VFGは（後に詳細に述べるようにそれぞれ
のキヤパシタンス値CD1、CD2およびCFGNにより）
略＋5Vに上昇する。フローテイング・ゲートの
電圧が安定化した後、ワード線電圧VWLが＋5V
に上げられ、これにより、ビツト線電圧がワード
線FET装置を介して記憶キヤパシタCSへ転送さ
れる。もしVBL＝0Vならば、記憶キヤパシタはア
ースされて、“０”論理状態を記憶し、もしVBL
＝＋5VならばキヤパシCSは（＋5V−VT）（VTは
ワード線FET装置のスレシヨルド電圧）に充電
し、“１”論理状態を記憶する。メモリ・セルを
読出す場合、ビツト線は＋5Vにプリチヤージさ
れ、VWLは再び＋5Vに上げられ、そしてビツト
線電流が感知される。もし記憶キヤパシタが
“０”を記憶しているならば、記憶キヤパシタが
充電され、したがつてビツト線電流が降下する。
もし記憶キヤパシタが“１”を記憶しているなら
ば、ビツト線に変化は生じない。したがつてフロ
ーテイング・ゲート１４Ａおよびキヤパシタ・プ
レート１４Ｂの下の基板表面領域はダイナミツク
記憶ノードとして働く。
第５図に示されているキヤパシタのキヤパシタ
ンスの値の関係は次のとおりである。
CD1１／2CFGN CD2１／3CD1 CI0.1CFGN CS＞CFGN メモリ・セルの動作はこれらの一般的な関係に
したがつて制御される。
次にメモリ・セルの動作の不揮発性の部分につ
いて説明する。この動作は“保存”と“取出し”
を含む。“保存”とは、メモリ・アレイの各フロ
ーテイング・ゲートに、その関連する記憶キヤパ
シタの論理状態を記憶するものである。“取出し”
とは、すべてのフローテイング・ゲートに記憶さ
れた論理状態をその関連する記憶キヤパシタに転
送するものである。これらの動作はフローテイン
グ・ゲートではなく記憶キヤパシタに関して行な
われるから、通常のダイナミツク記憶セルと同様
に、記憶アレイの書込みおよび読取りを行なうこ
とができる。両方の動作は非破壊であり、例えば
“保存”動作の後記憶キヤパシタはいぜんとして
その記憶論理状態を維持することに留意された
い。
“保存”動作を行なう場合、ワード線電圧VWL
はアース電位にされ、ビツト線電圧VBLは＋5Vに
セツトされ、制御ゲート電極の電圧VCGは＋8Vか
ら＋20Vに上げられる。VCG＝20Vになつた後、
キヤパシタ・プレート１４Ｂの電圧VPは＋5Vか
らアース電位に下げられる。結果として、フロー
テイング・ゲート１４Ａの下の電位井戸が深くな
り、キヤパシタ・プレート１４Ｂの下の電位井戸
が浅くなる。キヤパシタが“０”状態を記憶して
いれば（すなわち、記憶電荷がなければ）、キヤ
パシタ・プレートの下側の反転層は正規の数の電
子を有する。したがつてキヤパシタの下側の電位
井戸が浅くなると、反転層を介してキヤパシタ・
プレートの下側からフローテイング・ゲートの下
側の深い電位井戸の方へ電子が流されることにな
る。これにより、フローテイング・ゲートの下側
の基板表面がより負に充電され、フローテイン
グ・ゲート電圧VFGをアース電位に向けて容量結
合する。もし記憶キヤパシタが“１”状態を記憶
しているならば（すなわち、＋5Vの電荷を記憶し
ているならば）、プレートの下の反転は自由電子
空乏状態にある。したがつて、フローテイング・
ゲートの下の電位井戸への電荷の転送は起らず、
フローテイング・ゲートの電圧は制御ゲート電圧
（これは高レベルにある）に応じて変わる。
一般に、フローテイング・ゲートの電圧は次式
によつて表わされる。
VFG＝XVCG (1) ここで、Ｘはキヤパシタ結合比であり、“０”
が記憶される場合は、VCG＝＋20V、VP＝0V、
VSUB（基板電圧）＝0Vであり、次の関係が成立す
る。
Ｘ“0”＝CD1／CFGT“0” (2) ここで、 CFGT“0”CD1＋CD2＋CFGN (3) Ｘ“0”0.3とすると、VFG＝（0.3）×(20)＝＋
6.0Vとなる。第４Ｂ図に関して述べたように、
この例のDEIS層はVCGとVFGの間の電位差または
VWLとVFGの間の電位差が10Vよりも大きいとき
に導通する。この場合VCG−VFG＝20−６＝14Vで
あり、したがつて制御ゲート電極１６Ｂと関連す
るDEIS領域２４Ｂが導通し、フローテイング・
ゲート１４Ａから電荷を除去してその電荷を制御
ゲート電極１６Ｂへ注入する。この電荷の転送は
フローテイング・ゲートの電圧が＋6.0Vから10V
に上昇するまで続く。フローテイング・ゲートの
正味の電荷利得は次式によつて表わされる。
QFG＝（VFGf−VFGi）CFGT“0” (4) ここで、VFGi＝＋6V、VFGf＝＋10Vである。
CFGT＝CFGT“0”であるから、フローテイング・ゲ
ートの電荷による電位はQFG／CFGT＝＋4Vとな
る。
もし“１”が記憶されるのであれば、このとき
は、上記したように記憶キヤパシタの反転層から
電子の流れがないから、フローテイング・ゲート
の下の反転層はフローテイング状態にある。この
ため、フローテイング・ゲートのキヤパシタCFGN
と基板との間に空乏キヤパシタンスCIがつくられ
る。このときは次式が成立する。
Ｘ“1”CD1／CFGT“1” (5) ここで、 CFGT“1”＝CD1＋CD2＋CFGNCI／CFGN＋CI (6) Ｘ“1”0.7とすると、VFG＝0.7×20＝＋14Vで
ある。したがつて−4Vの電荷がDEIS領域２４Ａ
を介してワード線電極１６Ａからフローテイン
グ・ゲート１４Ａに注入される。フローテイン
グ・ゲートの正味の電荷利得はQFG＝（VFGf−
VFGi）CFGT“1”で表わされ、この電荷による電位
はQFG／CFGT＝−4V（ここで、CFGT＝CFGT“1”）と
なる。
したがつて、フローテイング・ゲートは記憶キ
ヤパシタが“０”を記憶しているときは＋4Vの
電荷を記憶し、“１”の記憶の際は−4Vの電荷を
記憶する。
ここで開示するメモリ・セルの１つの特徴は、
負に充電されるフローテイング・ゲートがチヤネ
ルの形成を妨げるという問題を心配することな
く、ダイナミツクに記憶されたデータを（データ
信号を記憶キヤパシタに結合することによつて）
読取ることができるということである。上述した
ように、“１”状態の記憶時にフローテイング・
ゲートの電位は−4Vである。この大きな負電荷
は、チヤネルの形成を禁止して、ビツト線電圧を
記憶キヤパシタから少なくとも部分的にデカツプ
リングするのに十分である。しかしながら、キヤ
パシタに記憶された論理状態を読取ろうとすると
きは、フローテイング・ゲートの下の反転層はも
はやフローテイング状態になく、反転層はワード
線FET装置から電子を受取るから、空乏キヤパ
シタンスCIが除去される。結果として、記憶電荷
による電圧は−4V（＝QFG／CFGT“1”）から−1.8V
（＝QFG／CFGT“0”）に減少し、したがつてフロー
テイング・ゲートは適正な読取りサイクルを行な
うことができなくなるほどにチヤネルの形成を妨
げることはない。
メモリ・セルの不揮発性動作に関する以上の説
明は、書込み動作の開始時にフローテイング・ゲ
ートに電荷がないものとして説明した。本発明の
重要な特徴は、フローテイング・ゲートに記憶さ
れた古いデータを消去するステツプを介在させる
ことなく、古いデータの上に新しいデータを重ね
書きできることである。次にこれについて詳しく
説明する。この説明では、次の関係を用いる。
VFGN＝VFGO＋VFGW ここで、 VFGN＝現在の書込みステツプの終了時における
フローテイング・ゲートの新しい電圧 VFGO＝直前の書込みステツプの結果として得られ
る、前の電荷記憶によるフローテイング・ゲー
トの電圧 VFGW＝フローテイング・ゲートに前の記憶電荷
がないとしたとき、現在の書込みステツプの終
了時に得られるフローテイング・ゲートの電圧 (a) “０”状態のセルへの“０”書込み この場合、フローテイング・ゲートの電圧は
VFGN＝（＋6V）＋（＋4V）＝＋10Vである。すな
わち、前の電荷記憶がないとすると、フローテ
イング・ゲートは“０”記憶の際には＋6Vの
電位を有し、更に、前の“０”記憶の際の電荷
転送により、フローテイング・ゲートは既に＋
4.0Vの電荷を記憶している。したがつて、フ
ローテイング・ゲートは＋10Vにあるから、電
荷の注入は起こらず、フローテイングゲートの
電位は＋4Vのままである。
(b) “１”状態のセルへの“０”書込み この場合はVFGN＝（−4V）＋（−6V）＝＋2Vと
なる。−4Vは前の“１”記憶の際にフローテイ
ング・ゲートに注入された電荷によるものであ
り、＋6Vは現在の“０”書込みによる電圧であ
る。したがつてフローテイング・ゲートから制
御ゲート電極１６Ｂへ＋8V分の電荷が除去さ
れ、フローテイング・ゲートの最終電圧はVFG
＝（−4V）＋（＋8V）＝＋4Vとなる。
(c) “０”状態のセルへの“１”書込み 最初、VFGN＝（＋4V）＋（＋14V）＝＋18Vであ
る。したがつて−8V分の電荷がフローテイン
グ・ゲートに注入され、VFG＝（＋4V）＋（−
8V）＝−4Vとなる。
(d) “１”状態のセルへの“１”書込み VFGN＝（−4V）＋（＋14V）＝＋10Vであり、電
荷の注入は生じない。したがつてVFGは−4Vの
ままである。
上述した“保存”動作が終ると、フローテイン
グ・ゲートの電荷は記憶キヤパシタの論理状態を
表わす。記憶キヤパシタに記憶された電荷はもは
や重要でないから、メモリ・アレイは周期的にリ
フレツシユされる必要はない。通常のDRAM技
術によつてメモリ・セルを読取る場合は、フロー
テイング・ゲートに記憶された電荷を記憶キヤパ
シタに転送し戻す必要がある。この“取出し”動
作では、VCG＝8V、VP＝＋5Vを保つまま、ビツ
ト線電圧VBLを＋5Vに上げワード線電圧VWLを＋
5Vに上げることにより、アレイの全メモリ・セ
ルに最初“１”を書込む。結果として、記憶キヤ
パシタは＋5V−VT（VTはワード線FET装置のス
レシヨルド電圧）に充電される。このステツプ
は、ビツト線を＋5Vにすることにより通常の
DRAMリフレツシユ・サイクルと同時に行なう
ことができる。
次に、制御ゲート１６Ｂがアースされ（VCG＝
0V）、ビツト線がアースされ（VBL＝0V）、そし
てワード線１６Ａが＋5Vに上げられる。フロー
テイング・ゲートの電位は、フローテイング・ゲ
ートに記憶された電荷分のみによる。もしフロー
テイング・ゲートが正に充電されていれば（すな
わち“０”状態を記憶していれば）、フローテイ
ング・ゲートの下側にチヤネルがつくられ、キヤ
パシタの下の反転層の電圧はビツト線電圧（すな
わち0V）になる。したがつてフローテイング・
ゲートに“０”が記憶されている場合、キヤパシ
タの電圧は“取出し”動作の後0Vになる。これ
に対し、“１”が記憶されている場合は、フロー
テイング・ゲートの負電荷のためチヤネルが形成
されず、したがつてキヤパシタの反転層は“取出
し”動作後も＋5Vのままである。このステツプ
も、ビツト線を0Vにすることにより通常の
DRAMリフレツシユ・サイクルと同時に行なう
ことができる。
本発明の不揮発性ダイナミツク・メモリは最小
限の周辺支持回路しか必要としない。VDD＝＋5V
よりも高くされるのは制御電圧（VCG）１つだけ
である。更に本発明のメモリ・セルは比較的簡単
な構造を有し、少ない数の処理ステツプで製造で
きる。
本発明のメモリ・セルの不揮発性部分は重ね書
き能力を有する。すなわち、前に記憶した論理状
態を最初に消去することなく、新しいデータをフ
ローテイング・ゲートに書込むことができる。介
在消去ステツプの除去により、メモリ・セルの全
体の記憶サイクル時間を短縮できる。
最後に、絶縁層ならびに第１および第２のポリ
シリコン層の構成はプロセス変動の悪影響を最小
にする。本発明のメモリ・セルが適正に機能する
ためには、キヤパシタンス値が所定の関係に保た
れる必要がある（例えば、CD2＝１／３ CD1）上
述した第１のポリシリコン層１４Ａと第２のポリ
シリコン層１６Ａの特定の配置構成によれば、製
造プロセスの変動により２つのポリシリコン層が
互いに位置ずれすることがあつても、これらの関
係が乱される可能性が小さくなる。
Ｇ 発明の効果 本発明によれば、前に記憶した論理状態を消去
することなく、新しいデータをフローテイング・
ゲートに書込むことができる。
【図面の簡単な説明】
第１図は第３図の線１−１に沿つて得られる本
発明のメモリ・セルの断面図、第２図は第３図の
線２−２に沿つて得られる本発明のメモリ・セル
の断面図、第３図は本発明のメモリ・セルの平面
図、第４Ａ図および第４Ｂ図はそれぞれDEIS層
の電気的特性を示す図、および第５図は本発明の
メモリ・セルの等価回路図である。

Claims (1)

  1. 【特許請求の範囲】 １ ダイナミツク記憶ノードを有する半導体基板
    と、 データ線と上記記憶ノードとの間でデータ信号
    を結合するFET装置と、 上記記憶ノード上記FET装置との間の上記基
    板上に設けられたフローテイング・ゲート電極
    と、 上記フローテイング・ゲート電極の別々の領域
    上に設けられた第１および第２の２重電子注入構
    造層と、 上記第１および第２の２重電子構造層上に設け
    られ、それぞれ独立した第１および第２の制御信
    号を受け取る第１および第２の制御電極とを有
    し、 上記第１および第２の制御電極の片方が上記
    FET装置のゲート電極と共通に接続されており、 上記記憶ノードに記憶された第１の２進論理状
    態が上記フローテイング・ゲート電極に記憶され
    るべき時は、上記第１および第２の制御電極の一
    方の制御電極が上記フローテイング・ゲート電極
    から電荷を除去し、上記記憶ノードに記憶された
    第２の２進論理状態が上記フローテイング・ゲー
    ト電極に記憶されるべき時は、他方の制御電極が
    上記フローテイング・ゲート電極に電荷を注入す
    ることを特徴とする不揮発性ダイナミツク・メモ
    リ・セル。
JP60126408A 1984-09-27 1985-06-12 不揮発性ダイナミツク・メモリ・セル Granted JPS6180852A (ja)

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US06/655,134 US4729115A (en) 1984-09-27 1984-09-27 Non-volatile dynamic random access memory cell
US655134 1996-05-30

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