JPH031759B2 - - Google Patents
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- JPH031759B2 JPH031759B2 JP59038827A JP3882784A JPH031759B2 JP H031759 B2 JPH031759 B2 JP H031759B2 JP 59038827 A JP59038827 A JP 59038827A JP 3882784 A JP3882784 A JP 3882784A JP H031759 B2 JPH031759 B2 JP H031759B2
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- JP
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- memory cell
- transistor
- gate
- section
- capacitor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性ランダムアクセスメモリ装置
に関し、特に揮発性のダイナミツクメモリセルと
エレクトリカリイレーザブル・プログラマブルリ
ードオンリメモリ（EEPROM）とを組合せるこ
とにより構成された不揮発性ランダムアクセスメ
モリ装置に関する。
に関し、特に揮発性のダイナミツクメモリセルと
エレクトリカリイレーザブル・プログラマブルリ
ードオンリメモリ（EEPROM）とを組合せるこ
とにより構成された不揮発性ランダムアクセスメ
モリ装置に関する。
技術の背景
最近、スタテイツク形ランダムアクセスメモリ
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合せることにより不揮発性
メモリセルを作成し、このような不揮発性メモリ
セルを用いて不揮発性メモリ装置を構成すること
が行われている。前述のスタテイツクランダムア
クセスメモリ装置においては、各メモリセルの回
路構成が複雑になり各メモリセルの大きさが大き
くなる傾向にある。このような傾向はメモリ装置
の信頼性および集積度の低下を招くので、回路構
成の工夫によつて、その改善が望まれる。
装置において、揮発性メモリセルにフローテイン
グゲート回路素子を組合せることにより不揮発性
メモリセルを作成し、このような不揮発性メモリ
セルを用いて不揮発性メモリ装置を構成すること
が行われている。前述のスタテイツクランダムア
クセスメモリ装置においては、各メモリセルの回
路構成が複雑になり各メモリセルの大きさが大き
くなる傾向にある。このような傾向はメモリ装置
の信頼性および集積度の低下を招くので、回路構
成の工夫によつて、その改善が望まれる。
従来技術と問題点
第１図には、従来形の不揮発性スタテイツクラ
ンダムアクセスメモリ装置に用いられるメモリセ
ルの回路図が示される。このメモリセルは、MIS
（金属−絶縁物−半導体）トランジスタT1，T2，
T3およびT4を具備する揮発性のスタテイツクメ
モリセル部１、およびフローテイングゲートを有
するMISトランジスタT6を含む不揮発性メモリ
セル部２によつて構成される。このメモリセルは
１ビツトのデータを記憶できる。不揮発性メモリ
セル部２はMISトランジスタT6の他にMISトラ
ンジスタT5、トンネルキヤパシタTC1および
TC2、キヤパシタモジユールCM、およびキヤパ
シタC1およびC2を具備する。なお電極間に電圧
を印加するとトンネル効果を生ずるキヤパシタを
トンネルキヤパシタと言う。
ンダムアクセスメモリ装置に用いられるメモリセ
ルの回路図が示される。このメモリセルは、MIS
（金属−絶縁物−半導体）トランジスタT1，T2，
T3およびT4を具備する揮発性のスタテイツクメ
モリセル部１、およびフローテイングゲートを有
するMISトランジスタT6を含む不揮発性メモリ
セル部２によつて構成される。このメモリセルは
１ビツトのデータを記憶できる。不揮発性メモリ
セル部２はMISトランジスタT6の他にMISトラ
ンジスタT5、トンネルキヤパシタTC1および
TC2、キヤパシタモジユールCM、およびキヤパ
シタC1およびC2を具備する。なお電極間に電圧
を印加するとトンネル効果を生ずるキヤパシタを
トンネルキヤパシタと言う。
第１図の回路において、スタテイツクメモリセ
ル部１は通常の揮発性スタテイツクランダムアク
セスメモリ装置に用いられているものと同じフリ
ツプフロツプ形の構成である。該スタテイツクメ
モリセル部１はノードN1およびN2に接続された
トランスフアゲート用トランジスタTGを介して
データの書き込みおよび読み出しが行われる。不
揮発性メモリセル部２においては、MISトランジ
スタT6のゲートを含む回路が他の回路と切り離
されたフローテイング状態となつている。このフ
ローテイングゲート回路に電子が注入されている
か否かによつてデータを記憶することができる。
従つて、メモリ装置の電源Vccを遮断する前にス
タテイツクメモリセル部１のデータを不揮発性メ
モリセル部２に転送しておき、電源Vccの投入時
に不揮発性メモリセル部２から逆にスタテイツク
メモリセル部１にデータを転送する。すなわちリ
コールするような構成を用いることにより高速度
の不揮発性メモリ装置を実現することが可能にな
る。
ル部１は通常の揮発性スタテイツクランダムアク
セスメモリ装置に用いられているものと同じフリ
ツプフロツプ形の構成である。該スタテイツクメ
モリセル部１はノードN1およびN2に接続された
トランスフアゲート用トランジスタTGを介して
データの書き込みおよび読み出しが行われる。不
揮発性メモリセル部２においては、MISトランジ
スタT6のゲートを含む回路が他の回路と切り離
されたフローテイング状態となつている。このフ
ローテイングゲート回路に電子が注入されている
か否かによつてデータを記憶することができる。
従つて、メモリ装置の電源Vccを遮断する前にス
タテイツクメモリセル部１のデータを不揮発性メ
モリセル部２に転送しておき、電源Vccの投入時
に不揮発性メモリセル部２から逆にスタテイツク
メモリセル部１にデータを転送する。すなわちリ
コールするような構成を用いることにより高速度
の不揮発性メモリ装置を実現することが可能にな
る。
例えば、スタテイツクメモリセル部１に所定の
データが書き込まれており、ノードN1が低レベ
ル（Vss）、ノードN2が高レベル（Vcc）である
ものとする。この状態でスタテイツクメモリセル
部１のデータを不揮発性メモリセル部２に転送す
る場合は、制御用の電源VHHを通常0Vの状態から
例えば20ないし30Vに引き上げる。この時、ノー
ドN1が低レベルであるからトランジスタT5はカ
ツトオフ状態となつており、キヤパシタモジユー
ルCMの電極D1がフローテイング状態となつてい
るから電源VHHの引き上げによつて容量カツプリ
ングによりトランジスタT6のゲートが高電圧に
引き上げられる。キヤパシタモジユールCMの電
極D1とD2の間の容量および電極D1とD3の間の容
量は共にトンネルキヤパシタTC1およびTC2の容
量よりも充分大きくなつているため、トランジス
タT6のゲート電圧はほぼ電源VHHに近い電圧まで
引き上げられる。これにより、トンネルキヤパシ
タTC1の両端に高電圧が印加され、トンネル現象
によつて電子が電源Vss（接地電位）からトラン
ジスタT6のゲート、すなわちフローテイングゲ
ート側に注入され、該フローテイングゲートに負
電荷が充電され該トランジスタT6がオフ状態に
なる。この負電荷はメモリ装置の各電源Vccおよ
びVHHを遮断した後も長期間保持され、データの
不揮発的な記憶が行われる。
データが書き込まれており、ノードN1が低レベ
ル（Vss）、ノードN2が高レベル（Vcc）である
ものとする。この状態でスタテイツクメモリセル
部１のデータを不揮発性メモリセル部２に転送す
る場合は、制御用の電源VHHを通常0Vの状態から
例えば20ないし30Vに引き上げる。この時、ノー
ドN1が低レベルであるからトランジスタT5はカ
ツトオフ状態となつており、キヤパシタモジユー
ルCMの電極D1がフローテイング状態となつてい
るから電源VHHの引き上げによつて容量カツプリ
ングによりトランジスタT6のゲートが高電圧に
引き上げられる。キヤパシタモジユールCMの電
極D1とD2の間の容量および電極D1とD3の間の容
量は共にトンネルキヤパシタTC1およびTC2の容
量よりも充分大きくなつているため、トランジス
タT6のゲート電圧はほぼ電源VHHに近い電圧まで
引き上げられる。これにより、トンネルキヤパシ
タTC1の両端に高電圧が印加され、トンネル現象
によつて電子が電源Vss（接地電位）からトラン
ジスタT6のゲート、すなわちフローテイングゲ
ート側に注入され、該フローテイングゲートに負
電荷が充電され該トランジスタT6がオフ状態に
なる。この負電荷はメモリ装置の各電源Vccおよ
びVHHを遮断した後も長期間保持され、データの
不揮発的な記憶が行われる。
スタテイツクメモリセル部１のノードN1が高
レベル、ノードN2が低レベルである場合は電子
がトランジスタT6のフローテイングゲート側か
ら電源VHH側に引き抜かれ、該フローテイングゲ
ートに正電荷が充電される。詳細は特願昭58−
191039号の明細書に記載されている。
レベル、ノードN2が低レベルである場合は電子
がトランジスタT6のフローテイングゲート側か
ら電源VHH側に引き抜かれ、該フローテイングゲ
ートに正電荷が充電される。詳細は特願昭58−
191039号の明細書に記載されている。
次に、電源投入時に、不揮発性メモリセル部２
のデータを揮発性メモリセル部１に転送する場合
の動作を説明する。まず電源VccおよびVHHが共
に0V（＝Vss）の状態から電源Vccのみを例えば
5Vに上昇させる。この時、もしトランジスタT6
のフローテイングゲートに電子が蓄積されていれ
ばトランジスタT6がカツトオフ状態となつてお
りキヤパシタC2とノードN2の間は遮断されてい
る。ノードN1はキヤパシタC1と接続されている
ため、電源Vccの引き上げによつて負荷容量の大
きいノードN1側が低レベル、ノードN2側が高レ
ベルにフリツプフロツプ回路がセツトされる。逆
に、トランジスタT6のフローテイングゲートに
正電荷が充電されていれば、トランジスタT6が
オン状態とされ、ノードN2とキヤパシタC2とが
接続されている。キヤパシタC2の容量はキヤパ
シタC1の容量よりも大きいから、電源Vccの引き
上げによつてノードN2が低レベル、ノードN1が
高レベルになるよう揮発性メモリセル部１のフリ
ツプフロツプ回路がセツトされる。このようにし
て、トランジスタT6のフローテイングゲートの
電荷に応じたデータが揮発性メモリセル部１にセ
ツトされ、第１図の回路を用いることにより不揮
発性メモリ装置を構成する。
のデータを揮発性メモリセル部１に転送する場合
の動作を説明する。まず電源VccおよびVHHが共
に0V（＝Vss）の状態から電源Vccのみを例えば
5Vに上昇させる。この時、もしトランジスタT6
のフローテイングゲートに電子が蓄積されていれ
ばトランジスタT6がカツトオフ状態となつてお
りキヤパシタC2とノードN2の間は遮断されてい
る。ノードN1はキヤパシタC1と接続されている
ため、電源Vccの引き上げによつて負荷容量の大
きいノードN1側が低レベル、ノードN2側が高レ
ベルにフリツプフロツプ回路がセツトされる。逆
に、トランジスタT6のフローテイングゲートに
正電荷が充電されていれば、トランジスタT6が
オン状態とされ、ノードN2とキヤパシタC2とが
接続されている。キヤパシタC2の容量はキヤパ
シタC1の容量よりも大きいから、電源Vccの引き
上げによつてノードN2が低レベル、ノードN1が
高レベルになるよう揮発性メモリセル部１のフリ
ツプフロツプ回路がセツトされる。このようにし
て、トランジスタT6のフローテイングゲートの
電荷に応じたデータが揮発性メモリセル部１にセ
ツトされ、第１図の回路を用いることにより不揮
発性メモリ装置を構成する。
しかしながら、前述の従来形の装置において
は、揮発性メモリセル部としてスタテイツク形の
フリツプフロツプ回路が用いられており、回路要
素の数が多くなつて、装置の高集積化に必ずしも
適当でないという問題があるほか、複数個のトン
ネルキヤパシタを必要とし、集積回路の製造にお
いて絶縁膜の厚さおよび品質の制御が容易でなく
歩留りの向上が難しいという問題点もあつた。
は、揮発性メモリセル部としてスタテイツク形の
フリツプフロツプ回路が用いられており、回路要
素の数が多くなつて、装置の高集積化に必ずしも
適当でないという問題があるほか、複数個のトン
ネルキヤパシタを必要とし、集積回路の製造にお
いて絶縁膜の厚さおよび品質の制御が容易でなく
歩留りの向上が難しいという問題点もあつた。
発明の目的
本発明の目的は、前述の従来形装置における問
題点にかんがみ、揮発性のダイナミツクランダム
アクセスメモリセルに１個のEEPRONを用いた
不揮発性メモリセル部を組合せるという構想に基
づき、メモリ装置における回路要素の数を減少し
て高集積化を可能とし、かつ製造歩留りの向上を
実現することにある。
題点にかんがみ、揮発性のダイナミツクランダム
アクセスメモリセルに１個のEEPRONを用いた
不揮発性メモリセル部を組合せるという構想に基
づき、メモリ装置における回路要素の数を減少し
て高集積化を可能とし、かつ製造歩留りの向上を
実現することにある。
発明の構成
本発明においては、揮発性メモリセル部と、該
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記揮発性メモリセル部
は、記憶すべき情報に応じた電荷量を蓄積するキ
ヤパシタ部と、該キヤパシタ部とビツト線間に接
続されたトランスフアゲートトランジスタと；コ
ントロールゲートおよびフローテイングゲートを
有し、電子の注入がトンネル効果によつてなされ
る２重ゲート構造の不揮発性メモリセルトランジ
スタと；該不揮発性メモリセルトランジスタに記
憶された情報をリコール信号に応答して前記キヤ
パシタ部へ転送するためのリコール用トランジス
タと、前記キヤパシタ部にゲートが接続され、該
キヤパシタ部に記憶された情報に応じてオン・オ
フする第１のトランジスタと該第１のトランジス
タと前記コントロールゲート間に接続された第２
のトランジスタと；前記コントロールゲートに接
続されたダイオード素子とを具備し、該ダイオー
ド素子を介して前記コントロールゲートに第１の
書込み電圧を印加し、しかる後前記不揮発性メモ
リセルトランジスタのドレインに第２の書込み電
圧を印加しかつ前記第２のトランジスタを導通せ
しめることによつて、前記揮発性メモリセル部の
情報が不揮発性メモリセル部へ書込まれる様にし
たことを特徴とする不揮発性ランダムアクセスメ
モリ装置が提供される。
揮発性メモリセル部の記憶情報を待避させるため
の不揮発性メモリセル部とが対になつて１つのメ
モリセルが構成され、前記揮発性メモリセル部
は、記憶すべき情報に応じた電荷量を蓄積するキ
ヤパシタ部と、該キヤパシタ部とビツト線間に接
続されたトランスフアゲートトランジスタと；コ
ントロールゲートおよびフローテイングゲートを
有し、電子の注入がトンネル効果によつてなされ
る２重ゲート構造の不揮発性メモリセルトランジ
スタと；該不揮発性メモリセルトランジスタに記
憶された情報をリコール信号に応答して前記キヤ
パシタ部へ転送するためのリコール用トランジス
タと、前記キヤパシタ部にゲートが接続され、該
キヤパシタ部に記憶された情報に応じてオン・オ
フする第１のトランジスタと該第１のトランジス
タと前記コントロールゲート間に接続された第２
のトランジスタと；前記コントロールゲートに接
続されたダイオード素子とを具備し、該ダイオー
ド素子を介して前記コントロールゲートに第１の
書込み電圧を印加し、しかる後前記不揮発性メモ
リセルトランジスタのドレインに第２の書込み電
圧を印加しかつ前記第２のトランジスタを導通せ
しめることによつて、前記揮発性メモリセル部の
情報が不揮発性メモリセル部へ書込まれる様にし
たことを特徴とする不揮発性ランダムアクセスメ
モリ装置が提供される。
発明の実施例
本発明の一実施例としての不揮発性ランダムア
クセスメモリ装置に用いられるメモリセルが第２
図に示される。このメモリセルは揮発性ダイナミ
ツクメモリセル部３および不揮発性メモリセル部
４を具備する。揮発性ダイナミツクメモリセル部
３はMISトランジスタT11およびキヤパシタ部と
してのMISトランジスタTcのゲート容量から構
成される。破線で示されるように単独のキヤパシ
タを用いてもよい。トランスフアゲートトランジ
スタT11はビツト線BLと第１のトランジスタTc
のゲートとの間に接続され、トランジスタT11の
ゲートはワード線WLに接続される。トランジス
タTcのソースは電源の共通端子側である電源
Vss（通常0V）へ接続される。トランジスタTcは
揮発性ダイナミツクメモリセル部３のキヤパシタ
部の機能と不揮発性メモリセル部４の第１のトラ
ンジスタとしての機能を共有している。トランジ
スタT11とトランジスタTcのゲートとの接続点を
ノードN11とする。
クセスメモリ装置に用いられるメモリセルが第２
図に示される。このメモリセルは揮発性ダイナミ
ツクメモリセル部３および不揮発性メモリセル部
４を具備する。揮発性ダイナミツクメモリセル部
３はMISトランジスタT11およびキヤパシタ部と
してのMISトランジスタTcのゲート容量から構
成される。破線で示されるように単独のキヤパシ
タを用いてもよい。トランスフアゲートトランジ
スタT11はビツト線BLと第１のトランジスタTc
のゲートとの間に接続され、トランジスタT11の
ゲートはワード線WLに接続される。トランジス
タTcのソースは電源の共通端子側である電源
Vss（通常0V）へ接続される。トランジスタTcは
揮発性ダイナミツクメモリセル部３のキヤパシタ
部の機能と不揮発性メモリセル部４の第１のトラ
ンジスタとしての機能を共有している。トランジ
スタT11とトランジスタTcのゲートとの接続点を
ノードN11とする。
不揮発性メモリセル部４はトランジスタTcの
ほかに、リコール用トランジスタTA、ダイオー
ド素子の機能を行うトランジスタTE、第２のト
ランジスタTP、および２重ゲート構造の不揮発
性メモリセルトランジスタとしてのEEPROM
（TM）を具備する。トランジスタはいずれもMIS
トランジスタが用いられる。 ２段階に電圧が切
換可能な第２の書込電源VH／ARはEEPROMの
ドレインへ接続され、EEPROMのソースはトラ
ンジスタTAのドレインへ、トランジスタTAのソ
ースはノードN11へそれぞれ接続される。トラン
ジスタTAのゲートにはアレイリコール信号ARが
供給される。
ほかに、リコール用トランジスタTA、ダイオー
ド素子の機能を行うトランジスタTE、第２のト
ランジスタTP、および２重ゲート構造の不揮発
性メモリセルトランジスタとしてのEEPROM
（TM）を具備する。トランジスタはいずれもMIS
トランジスタが用いられる。 ２段階に電圧が切
換可能な第２の書込電源VH／ARはEEPROMの
ドレインへ接続され、EEPROMのソースはトラ
ンジスタTAのドレインへ、トランジスタTAのソ
ースはノードN11へそれぞれ接続される。トラン
ジスタTAのゲートにはアレイリコール信号ARが
供給される。
第１の書込電源VH1からはトランジスタTEのド
レインおよびゲートへ接続され、トランジスタ
TEのソースはEEPROMのコントロールゲート
CGおよびトランジスタTPのドレインへそれぞれ
接続される。トランジスタTPのゲートにはプロ
グラム信号PGMが供給され、ソースはトランジ
スタTPのドレインへ接続される。
レインおよびゲートへ接続され、トランジスタ
TEのソースはEEPROMのコントロールゲート
CGおよびトランジスタTPのドレインへそれぞれ
接続される。トランジスタTPのゲートにはプロ
グラム信号PGMが供給され、ソースはトランジ
スタTPのドレインへ接続される。
前述のメモリセルの動作を説明する。揮発性ダ
イナミツクメモリセル部３からデータ不揮発性メ
モリセル部４へ転送する場合は、まず、信号
PGMおよびAR、および電源VH／ARを0Vの状
態とし、電源VH1を0Vから約20Vへ上昇させる。
トランジスタTEはオン状態となり、トランジス
タTPはオフ状態であるから、EEPROMのコント
ロールゲートCGは約20Vへ上昇する。EEPROM
は第３図のような構造を有し、第４図の等価回路
で表わされる。従つてコントロールゲートCGと
ドレインＤとの間に約20Vの電圧が印加される
と、コントロールゲートCGとフローテイングゲ
ートFGの間の静電容量がトンネルキヤパシタ
TCαとして作用するフローテイングゲートFGと
ドレインＤの間の容量より充分大きいから、容量
カツプリングにより殆んどの電圧がフローテイン
グゲートFGとドレインのＤ間に印加される。こ
の状態は、EEPROMに対してはイレーズ
（Erasc）状態となり、フローテイングゲートFG
には電子が注入され負電荷で充電される。次いで
電源VH1を0Vに低下させると、トランジスタTE
はオフ状態となりEEPROMのコントロールゲー
トCGの電荷は流れ去ることなく、コントロール
ゲートCGの電圧は約20Vを保持する。ここで信
号PGMを高レベルにすると、トランジスタTcの
ゲート電圧が高レベルならば、上記コントロール
ゲートCGの電荷は電源Vssへと流れ、電圧は0V
へと低下する。トランジスタTcのゲート電圧が
低レベルならばトランジスタTcはオフ状態であ
るから、コントロールゲートCGの電荷は変化せ
ず、電圧は低下しない。この状態で電源VH／AR
を0Vから約20Vに上昇させると、トランジスタ
Tcのゲートが低レベルの時は、EEPROMのドレ
インＤの電圧は約20V、コントロールゲートCG
の電圧も約20Vと変化せず、EEPROMはイレー
ズされたままとなる。トランジスタTcのゲート
が高レベルの時は、EEPROMのドレインの電圧
は約20V、コントロールゲートCGの電圧は0Vと
なり、フローテイングゲートFGは正電荷で充電
され、EEPROMはライト（Write）される。上
述のように揮発性ダイナミツクメモリセル部３の
ノードN11の高レベルか低レベルかによつて、
EEPROMのフローテイングゲートFGが正電荷で
充電されたり負電荷で充電されたりしてダイナミ
ツクメモリセルの内容を保持する。
イナミツクメモリセル部３からデータ不揮発性メ
モリセル部４へ転送する場合は、まず、信号
PGMおよびAR、および電源VH／ARを0Vの状
態とし、電源VH1を0Vから約20Vへ上昇させる。
トランジスタTEはオン状態となり、トランジス
タTPはオフ状態であるから、EEPROMのコント
ロールゲートCGは約20Vへ上昇する。EEPROM
は第３図のような構造を有し、第４図の等価回路
で表わされる。従つてコントロールゲートCGと
ドレインＤとの間に約20Vの電圧が印加される
と、コントロールゲートCGとフローテイングゲ
ートFGの間の静電容量がトンネルキヤパシタ
TCαとして作用するフローテイングゲートFGと
ドレインＤの間の容量より充分大きいから、容量
カツプリングにより殆んどの電圧がフローテイン
グゲートFGとドレインのＤ間に印加される。こ
の状態は、EEPROMに対してはイレーズ
（Erasc）状態となり、フローテイングゲートFG
には電子が注入され負電荷で充電される。次いで
電源VH1を0Vに低下させると、トランジスタTE
はオフ状態となりEEPROMのコントロールゲー
トCGの電荷は流れ去ることなく、コントロール
ゲートCGの電圧は約20Vを保持する。ここで信
号PGMを高レベルにすると、トランジスタTcの
ゲート電圧が高レベルならば、上記コントロール
ゲートCGの電荷は電源Vssへと流れ、電圧は0V
へと低下する。トランジスタTcのゲート電圧が
低レベルならばトランジスタTcはオフ状態であ
るから、コントロールゲートCGの電荷は変化せ
ず、電圧は低下しない。この状態で電源VH／AR
を0Vから約20Vに上昇させると、トランジスタ
Tcのゲートが低レベルの時は、EEPROMのドレ
インＤの電圧は約20V、コントロールゲートCG
の電圧も約20Vと変化せず、EEPROMはイレー
ズされたままとなる。トランジスタTcのゲート
が高レベルの時は、EEPROMのドレインの電圧
は約20V、コントロールゲートCGの電圧は0Vと
なり、フローテイングゲートFGは正電荷で充電
され、EEPROMはライト（Write）される。上
述のように揮発性ダイナミツクメモリセル部３の
ノードN11の高レベルか低レベルかによつて、
EEPROMのフローテイングゲートFGが正電荷で
充電されたり負電荷で充電されたりしてダイナミ
ツクメモリセルの内容を保持する。
不揮発性メモリセル部４に蓄積された内容を揮
発性ダイナミツクメモリセル部３へ転送する場
合、すなわちアレイリコールの場合は次のような
動作が行われる。すなわち、電源VH1および信号
PGMを低レベル（0V）、信号ARを高レベル
（5V）、電源VH／ARをVcc電圧（5V）にし、ワ
ード線を低レベルにする。EEPROMのフローテ
イングゲートFGが正電荷で充電されていれば、
電源VH／ARからの5Vの電圧がEEPROMのドレ
イン、ソースおよびトランジスタTAを介してノ
ードN11に供給され、メモリキヤパシタを充電し
て高レベルとする。EEPROMのフローテイング
ゲートFGが負電荷で充電されている時は、
EEPROMのドレインＤとソースＳの間が導通せ
ず、揮発性ダイナミツクメモリセル部３のトラン
ジスタTcにより構成されるメモリキヤパシタに
対して、電源VH／ARから充電されない。このよ
うにして不揮発性メモリセル部４に転送され蓄積
されたデータを揮発性ダイナミツクセル部３に再
現できる。
発性ダイナミツクメモリセル部３へ転送する場
合、すなわちアレイリコールの場合は次のような
動作が行われる。すなわち、電源VH1および信号
PGMを低レベル（0V）、信号ARを高レベル
（5V）、電源VH／ARをVcc電圧（5V）にし、ワ
ード線を低レベルにする。EEPROMのフローテ
イングゲートFGが正電荷で充電されていれば、
電源VH／ARからの5Vの電圧がEEPROMのドレ
イン、ソースおよびトランジスタTAを介してノ
ードN11に供給され、メモリキヤパシタを充電し
て高レベルとする。EEPROMのフローテイング
ゲートFGが負電荷で充電されている時は、
EEPROMのドレインＤとソースＳの間が導通せ
ず、揮発性ダイナミツクメモリセル部３のトラン
ジスタTcにより構成されるメモリキヤパシタに
対して、電源VH／ARから充電されない。このよ
うにして不揮発性メモリセル部４に転送され蓄積
されたデータを揮発性ダイナミツクセル部３に再
現できる。
不揮発性メモリセル部４において用いられた
EEPROMについて補足して説明する。第３図に
示されるように、EEPROMにはシリコン基板
（Sisub）上にn+領域が２箇所形成され、ドレイ
ンＤおよびソースＳとして用いられる。さらにゲ
ートとしてのコントロールゲートCGのほかにコ
ントロールゲートCGとシリコン基板の間にフロ
ーテイングゲートFGが設けられ、フローテイン
グゲートFGのドレイン上の一部が薄い酸化シリ
コン（SiO2）の絶縁膜で絶縁され、その間で電
子のトンネル効果を起こすように構成されてい
る。従つてEEPROMの等価回路は第４図に示さ
れるような回路となる。
EEPROMについて補足して説明する。第３図に
示されるように、EEPROMにはシリコン基板
（Sisub）上にn+領域が２箇所形成され、ドレイ
ンＤおよびソースＳとして用いられる。さらにゲ
ートとしてのコントロールゲートCGのほかにコ
ントロールゲートCGとシリコン基板の間にフロ
ーテイングゲートFGが設けられ、フローテイン
グゲートFGのドレイン上の一部が薄い酸化シリ
コン（SiO2）の絶縁膜で絶縁され、その間で電
子のトンネル効果を起こすように構成されてい
る。従つてEEPROMの等価回路は第４図に示さ
れるような回路となる。
本実施例の回路においては、揮発性ダイナミツ
クメモリセル部３のキヤパシタ部としてトランジ
スタTcのゲート容量を利用し、特にキヤパシタ
を付加していないが、第２図に破線で示したよう
に専用のキヤパシタを設け、Tcの大きさを小さ
くすることもできる。またダイオード素子として
トランジスタTEを用いているがダイオードとし
て機能するものであれば他の回路を用いることも
できる。
クメモリセル部３のキヤパシタ部としてトランジ
スタTcのゲート容量を利用し、特にキヤパシタ
を付加していないが、第２図に破線で示したよう
に専用のキヤパシタを設け、Tcの大きさを小さ
くすることもできる。またダイオード素子として
トランジスタTEを用いているがダイオードとし
て機能するものであれば他の回路を用いることも
できる。
発明の効果
本発明によれば、不揮発性メモリ装置における
回路要素の数を減少して高集積化を可能とし、ト
ンネルキヤパシタのようなフローテイングゲート
回路素子の使用を１個に抑えて製造歩留りの向上
を実現することができる。
回路要素の数を減少して高集積化を可能とし、ト
ンネルキヤパシタのようなフローテイングゲート
回路素子の使用を１個に抑えて製造歩留りの向上
を実現することができる。
第１図は従来形の不揮発性スタテイツクランダ
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は本発明の一実施例としての不揮
発性ランダムアクセスメモリ装置に用いられるメ
モリセルの回路図、第３図は第２図のメモリセル
に用いられるEEPROMの構成を示す断面図、お
よび第４図は第３図のEEPROMの等価回路図で
ある。 １…揮発性スタテイツクメモリセル部、２…不
揮発性メモリセル部、３…揮発性ダイナミツクメ
モリセル部、４…不揮発性メモリセル部、BL…
ビツト線、C1，C2…キヤパシタ、CG…コントロ
ールゲート、CM…キヤパシタモジユール、Ｄ…
ドレイン、D1，D2，D3…電極、FG…フローテイ
ングゲート、Ｓ…ソース、T1，T2，T3，T4，
T5，T6，T11，TA，TC，TE，TP…MISトランジ
スタ、TCα…トンネルキヤパシタ、TM…
EEPROM、WL…ワード線。
ムアクセスメモリ装置に用いられるメモリセルの
回路図、第２図は本発明の一実施例としての不揮
発性ランダムアクセスメモリ装置に用いられるメ
モリセルの回路図、第３図は第２図のメモリセル
に用いられるEEPROMの構成を示す断面図、お
よび第４図は第３図のEEPROMの等価回路図で
ある。 １…揮発性スタテイツクメモリセル部、２…不
揮発性メモリセル部、３…揮発性ダイナミツクメ
モリセル部、４…不揮発性メモリセル部、BL…
ビツト線、C1，C2…キヤパシタ、CG…コントロ
ールゲート、CM…キヤパシタモジユール、Ｄ…
ドレイン、D1，D2，D3…電極、FG…フローテイ
ングゲート、Ｓ…ソース、T1，T2，T3，T4，
T5，T6，T11，TA，TC，TE，TP…MISトランジ
スタ、TCα…トンネルキヤパシタ、TM…
EEPROM、WL…ワード線。
Claims (1)
- 【特許請求の範囲】 １ 揮発性メモリセル部と、該揮発性メモリセル
部の記憶情報を待避させるための不揮発性メモリ
セル部とが対になつて１つのメモリセルが構成さ
れ、前記揮発性メモリセル部は、記憶すべき情報
に応じた電荷量を蓄積するキヤパシタ部と、該キ
ヤパシタ部とビツト線間に接続されたトランスフ
アゲートトランジスタと；コントロールゲートお
よびフローテイングゲートを有し、電子の注入が
トンネル効果によつてなされる２重ゲート構造の
不揮発性メモリセルトランジスタと；該不揮発性
メモリセルトランジスタに記憶された情報をリコ
ール信号に応答して前記キヤパシタ部へ転送する
ためのリコール用トランジスタと、前記キヤパシ
タ部にゲートが接続され、該キヤパシタ部に記憶
された情報に応じてオン・オフする第１のトラン
ジスタと、該第１のトランジスタと前記コントロ
ールゲート間に接続された第２のトランジスタ
と；前記コントロールゲートに接続されたダイオ
ード素子をとを具備し、該ダイオード素子を介し
て前記コントロールゲートに第１の書込み電圧を
印加し、しかる後前記不揮発性メモリセルトラン
ジスタのドレインに第２の書込み電圧を印加しか
つ前記第２のトランジスタを導通せしめることに
よつて、前記揮発性メモリセル部の情報が不揮発
性メモリセル部へ書込まれる様にしたことを特徴
とする不揮発性ランダムアクセスメモリ装置。 ２ 前記キヤパシタ部は、前記第１のトランジス
タのゲート容量で構成されていることを特徴とす
る特許請求の範囲第１項に記載の不揮発性ランダ
ムアクセスメモリ装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038827A JPS60185294A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
| US06/659,191 US4630238A (en) | 1983-10-14 | 1984-10-09 | Semiconductor memory device |
| DE3486418T DE3486418T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung |
| EP91121355A EP0481532B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| DE8484306978T DE3486094T2 (de) | 1983-10-14 | 1984-10-12 | Halbleiterspeicheranordnung. |
| EP84306978A EP0147019B1 (en) | 1983-10-14 | 1984-10-12 | Semiconductor memory device |
| KR8406376A KR900006190B1 (en) | 1983-10-14 | 1984-10-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038827A JPS60185294A (ja) | 1984-03-02 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60185294A JPS60185294A (ja) | 1985-09-20 |
| JPH031759B2 true JPH031759B2 (ja) | 1991-01-11 |
Family
ID=12536062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038827A Granted JPS60185294A (ja) | 1983-10-14 | 1984-03-02 | 不揮発性ランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60185294A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256296A (ja) * | 1986-04-30 | 1987-11-07 | Fujitsu Ltd | 半導体不揮発性記憶装置 |
| JPH0227593A (ja) * | 1988-07-14 | 1990-01-30 | Sharp Corp | 半導体記憶装置 |
| JPH07111836B2 (ja) * | 1988-08-05 | 1995-11-29 | セイコー電子工業株式会社 | 半導体不揮発性記憶装置およびその動作方法 |
-
1984
- 1984-03-02 JP JP59038827A patent/JPS60185294A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60185294A (ja) | 1985-09-20 |
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