JPH0574956A - 半導体素子の電極構造 - Google Patents
半導体素子の電極構造Info
- Publication number
- JPH0574956A JPH0574956A JP23362991A JP23362991A JPH0574956A JP H0574956 A JPH0574956 A JP H0574956A JP 23362991 A JP23362991 A JP 23362991A JP 23362991 A JP23362991 A JP 23362991A JP H0574956 A JPH0574956 A JP H0574956A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- electrode structure
- wiring layer
- semiconductor device
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 多層配線を備える半導体装置における、層間
接続孔の抵抗値を下げることにより、高信頼性の電極構
造を提供する点。 【構成】 ２層以上のＡｌまたはＡｌ合金から成る配線
１２，１８を設置する半導体装置に形成する層間接続孔
を設け、露出する第１配線層１２にＴｉ／ＴｉＮ／Ｔｉ
からなる３層１５，１６，１７を被覆することにより、
従来よりほぼ半分の抵抗値として、高速性をもたらすと
共に、回路不良を防いで高信頼性の電極構造を提供する
ものである。
接続孔の抵抗値を下げることにより、高信頼性の電極構
造を提供する点。 【構成】 ２層以上のＡｌまたはＡｌ合金から成る配線
１２，１８を設置する半導体装置に形成する層間接続孔
を設け、露出する第１配線層１２にＴｉ／ＴｉＮ／Ｔｉ
からなる３層１５，１６，１７を被覆することにより、
従来よりほぼ半分の抵抗値として、高速性をもたらすと
共に、回路不良を防いで高信頼性の電極構造を提供する
ものである。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造を備え、
高信頼性及び高スピードを要求する半導体素子の電極構
造に関する。
高信頼性及び高スピードを要求する半導体素子の電極構
造に関する。
【０００２】
【従来の技術】近年集積度が増大した半導体素子の出力
端子も増えたために配線も単層では間に合わなくなり、
いわゆる多層配線が利用されているのが現状であり、配
線の材質は、Ａｌのみでなく、Ａｌ−ＳｉやＡｌ−Ｓｉ
−Ｃｕ（今後Ａｌ合金層と記載する）も利用されている
のが一般的である。
端子も増えたために配線も単層では間に合わなくなり、
いわゆる多層配線が利用されているのが現状であり、配
線の材質は、Ａｌのみでなく、Ａｌ−ＳｉやＡｌ−Ｓｉ
−Ｃｕ（今後Ａｌ合金層と記載する）も利用されている
のが一般的である。
【０００３】このような多層配線素子の第２層以降の配
線層下には、ＴｉＮ／Ｔｉを設置することにより、第２
層配線層及びこれに連続して形成するビィアホール（Ｖ
ｉａ−Ｈｏｌｌ）を含めたストレスマイグレイションを
防止するものであり、電極として使用するものでなく、
ＴｉＮ／Ｔｉは、電極としてでなく配線層として機能す
るものである。
線層下には、ＴｉＮ／Ｔｉを設置することにより、第２
層配線層及びこれに連続して形成するビィアホール（Ｖ
ｉａ−Ｈｏｌｌ）を含めたストレスマイグレイションを
防止するものであり、電極として使用するものでなく、
ＴｉＮ／Ｔｉは、電極としてでなく配線層として機能す
るものである。
【０００４】この結果、配線層のストレスマイグレイシ
ョンに対しては、強くなりもすが、Ｖｉａ抵抗が高くな
るのは否目ない。
ョンに対しては、強くなりもすが、Ｖｉａ抵抗が高くな
るのは否目ない。
【０００５】半導体素子に形成する、ビィアホール（Ｖ
ｉａ Ｈａｌｌ）即ち層間接続孔に連続して、いわゆる
突抜け現象を防ぐために、Ｔｉと窒化Ｔｉから成る積層
金属層や珪化モリブデンなどを形成して、配線層を構成
するＡｌやＡｌ合金層と接触して電気的導通を図ってい
る。
ｉａ Ｈａｌｌ）即ち層間接続孔に連続して、いわゆる
突抜け現象を防ぐために、Ｔｉと窒化Ｔｉから成る積層
金属層や珪化モリブデンなどを形成して、配線層を構成
するＡｌやＡｌ合金層と接触して電気的導通を図ってい
る。
【０００６】このような配線構造を形成する工程は、次
のようである。即ち、専用のスパッタリング装置の所定
の場所に搬送した半導体ウエ−ハは、スパッタリング工
程により２００オングストローム程度のＴｉを被着後、
約２０ＳＣＣＭの窒素をスパッタリング装置に導入し
て、厚さ約７００オングストロームのＴｉＮをＴｉ層に
被覆する。その後、半導体ウエーハを回収して多層配線
工程に移行する。
のようである。即ち、専用のスパッタリング装置の所定
の場所に搬送した半導体ウエ−ハは、スパッタリング工
程により２００オングストローム程度のＴｉを被着後、
約２０ＳＣＣＭの窒素をスパッタリング装置に導入し
て、厚さ約７００オングストロームのＴｉＮをＴｉ層に
被覆する。その後、半導体ウエーハを回収して多層配線
工程に移行する。
【０００７】図１にこのような工程を経た半導体素子の
電極構造を断面図により示した。即ち、例えばシリコン
から成る半導体基板１には、所定の不純物を導入・拡散
して能動素子または受動素子を設け、この素子用ピン数
の増大に備えて、いわゆる多層配線構造とする。このた
めに、第１層配線２と半導体基板１間には、層間絶縁物
層３を形成して第１配線層を形成後、第１層配線２を覆
う第２絶縁物層４を被着する。
電極構造を断面図により示した。即ち、例えばシリコン
から成る半導体基板１には、所定の不純物を導入・拡散
して能動素子または受動素子を設け、この素子用ピン数
の増大に備えて、いわゆる多層配線構造とする。このた
めに、第１層配線２と半導体基板１間には、層間絶縁物
層３を形成して第１配線層を形成後、第１層配線２を覆
う第２絶縁物層４を被着する。
【０００８】更に第１層配線２を露出するために、第２
絶縁物層４に対してフォトリソグラフィ技術を利用して
開口部を設けて第１層配線２の露出部分５を形成する。
その後、Ｔｉ層７／ＴｉＮ層６の積層構造を設置後、第
２配線層８を被覆して電極構造を完成する方式が採られ
ている。
絶縁物層４に対してフォトリソグラフィ技術を利用して
開口部を設けて第１層配線２の露出部分５を形成する。
その後、Ｔｉ層７／ＴｉＮ層６の積層構造を設置後、第
２配線層８を被覆して電極構造を完成する方式が採られ
ている。
【０００９】
【発明が解決しようとする課題】このようにＴｉとＴｉ
Ｎの積層構造の層間接続孔を利用して多層配線を形成す
ると、層間接続孔の抵抗と配線層の抵抗がＡｌのみの場
合より２〜５倍程度高くなることが判明した。このため
回路のスピード低下及び設計値と製造したデバイス値の
差による回路不良などが生じる。
Ｎの積層構造の層間接続孔を利用して多層配線を形成す
ると、層間接続孔の抵抗と配線層の抵抗がＡｌのみの場
合より２〜５倍程度高くなることが判明した。このため
回路のスピード低下及び設計値と製造したデバイス値の
差による回路不良などが生じる。
【００１０】本発明は、このような事情により成された
もので、特に、低抵抗の層間接続孔を備えることにより
高信頼性の半導体素子の電極構造を提供することを目的
とする。
もので、特に、低抵抗の層間接続孔を備えることにより
高信頼性の半導体素子の電極構造を提供することを目的
とする。
【００１１】
【課題を解決するための手段】半導体基板を被覆する第
１の層間絶縁物層と，前記層間絶縁物層に重ねて設置す
る第１配線層と，前記第１配線層を覆って配置する第２
の層間絶縁物層と，前記第２の層間絶縁物層を除去して
露出する第１配線層部分と，前記第１配線層部分及び第
２の層間絶縁物層を被覆するＴｉ／ＴｉＮ／Ｔｉ層と，
前記Ｔｉ／ＴｉＮ／Ｔｉ層を覆って形成する第２配線層
に本発明に係わる半導体素子の電極構造の特徴がある。
１の層間絶縁物層と，前記層間絶縁物層に重ねて設置す
る第１配線層と，前記第１配線層を覆って配置する第２
の層間絶縁物層と，前記第２の層間絶縁物層を除去して
露出する第１配線層部分と，前記第１配線層部分及び第
２の層間絶縁物層を被覆するＴｉ／ＴｉＮ／Ｔｉ層と，
前記Ｔｉ／ＴｉＮ／Ｔｉ層を覆って形成する第２配線層
に本発明に係わる半導体素子の電極構造の特徴がある。
【００１２】
【作用】最近の半導体素子特性としては、集積度の向上
に加えて高速化も大きな目標となっているが、多層配線
構造の素子でも同様である。本発明は、多層配線を利用
する半導体素子に形成する層間接続孔の抵抗に着目した
もので、Ｔｉ／ＴｉＮ／Ｔｉを設置すると、Ｔｉ／Ｔｉ
Ｎの約１／２になるとの事実を基にして完成したもので
ある。従って、回路の高速化シュミレイションと製造し
たデバイスの速度差による不良を防ぐことができるし、
配線層直下に配置するＴｉが拡散して配線層を構成する
Ａｌ自身のエレクトロマイグレイションを防止すること
ができる。
に加えて高速化も大きな目標となっているが、多層配線
構造の素子でも同様である。本発明は、多層配線を利用
する半導体素子に形成する層間接続孔の抵抗に着目した
もので、Ｔｉ／ＴｉＮ／Ｔｉを設置すると、Ｔｉ／Ｔｉ
Ｎの約１／２になるとの事実を基にして完成したもので
ある。従って、回路の高速化シュミレイションと製造し
たデバイスの速度差による不良を防ぐことができるし、
配線層直下に配置するＴｉが拡散して配線層を構成する
Ａｌ自身のエレクトロマイグレイションを防止すること
ができる。
【００１３】
【実施例】本発明に係わる一実施例を図２乃至図４を参
照して詳述するが、図２は、本発明を適用した半導体素
子の電極構造を断面図により示したものである。即ち、
例えばシリコンから成り第１導電型を示す半導体基板１
に、第２導電型の不純物を導入・拡散して接合を形成す
ることにより能動素子または受動素子などを設けて電子
回路を構成する。この回路の端子数に対応するいわゆる
多層配線構造とするために、半導体基板１０表面に被着
する層間絶縁物層１１に重ねて第１配線層１２を形成す
る。その材質としてＡｌ−Ｓｉ−Ｃｕを使用して後述す
る電極における突抜け現象を防止する。勿論場合によっ
ては、Ａｌ−ＳｉまたはＡｌを適用することも可能であ
る。
照して詳述するが、図２は、本発明を適用した半導体素
子の電極構造を断面図により示したものである。即ち、
例えばシリコンから成り第１導電型を示す半導体基板１
に、第２導電型の不純物を導入・拡散して接合を形成す
ることにより能動素子または受動素子などを設けて電子
回路を構成する。この回路の端子数に対応するいわゆる
多層配線構造とするために、半導体基板１０表面に被着
する層間絶縁物層１１に重ねて第１配線層１２を形成す
る。その材質としてＡｌ−Ｓｉ−Ｃｕを使用して後述す
る電極における突抜け現象を防止する。勿論場合によっ
ては、Ａｌ−ＳｉまたはＡｌを適用することも可能であ
る。
【００１４】第１配線層１２を形成後、層間絶縁物層と
して機能する第２絶縁物層１３を全面に被覆してから、
公知のフォトリソグラフィ技術により開口部即ち層間接
続孔を設置することにより第１配線層１２の露出部分１
４を形成する。
して機能する第２絶縁物層１３を全面に被覆してから、
公知のフォトリソグラフィ技術により開口部即ち層間接
続孔を設置することにより第１配線層１２の露出部分１
４を形成する。
【００１５】次に、図３に明らかにしたスパッタリング
装置によるスパッタリング工程で、Ｔｉ層１５厚さ約２
００オングストローム／ＴｉＮ層１６厚さ７００オング
ストローム程度／Ｔｉ層１７厚さ２００オングストロー
ム位を形成後、第２配線層１８を被覆する。
装置によるスパッタリング工程で、Ｔｉ層１５厚さ約２
００オングストローム／ＴｉＮ層１６厚さ７００オング
ストローム程度／Ｔｉ層１７厚さ２００オングストロー
ム位を形成後、第２配線層１８を被覆する。
【００１６】図３に明らかなように、スパッタリング工
程用のスパッタリング装置は、減圧装置に当然連通して
所定の真空度が得られるのは勿論、プラズマの形成に必
要な磁界装置（図示せず）や、スパッタリングに必要な
不活性ガス例えばＡｒが導入できる。第１配線層１２の
露出部分１４を形成した半導体基板１０は、スパッタリ
ング装置内のスパッタリング領域１９にロード室２０か
ら搬送装置２１により運ばれた上で、所定の条件下でタ
ーゲット２２をスパッタリングしてＴｉ層１５／ＴｉＮ
層１６／Ｔｉ層１７を被覆する。
程用のスパッタリング装置は、減圧装置に当然連通して
所定の真空度が得られるのは勿論、プラズマの形成に必
要な磁界装置（図示せず）や、スパッタリングに必要な
不活性ガス例えばＡｒが導入できる。第１配線層１２の
露出部分１４を形成した半導体基板１０は、スパッタリ
ング装置内のスパッタリング領域１９にロード室２０か
ら搬送装置２１により運ばれた上で、所定の条件下でタ
ーゲット２２をスパッタリングしてＴｉ層１５／ＴｉＮ
層１６／Ｔｉ層１７を被覆する。
【００１７】最初のＴｉ層１５を堆積後、スパッタリン
グ領域１９に不活性ガス例えば窒素を２０ＳＣＣＭ導入
してから所定の工程を行った上でＴｉＮ層１６を堆積
し、引続き同様に窒素を２０ＳＣＣＭ導入してから同様
な操作を経て、Ｔｉ層１７を堆積する。
グ領域１９に不活性ガス例えば窒素を２０ＳＣＣＭ導入
してから所定の工程を行った上でＴｉＮ層１６を堆積
し、引続き同様に窒素を２０ＳＣＣＭ導入してから同様
な操作を経て、Ｔｉ層１７を堆積する。
【００１８】このようなスパッタリング工程では、ター
ゲット２２を交換して３層の堆積膜を形成する方式の他
に、スパッタリング領域１９に隣接して配置する他のス
パッタリング領域（図示せず）に設置する異材料のター
ゲット（図示せず）を利用して連続的に行う方式も用い
られる。
ゲット２２を交換して３層の堆積膜を形成する方式の他
に、スパッタリング領域１９に隣接して配置する他のス
パッタリング領域（図示せず）に設置する異材料のター
ゲット（図示せず）を利用して連続的に行う方式も用い
られる。
【００１９】図３に示すスパッタリング装置は、上下防
着板２３及びヒータ２４を設置し、また、必要最小限の
部品を明らかにしたものであることを付記する。
着板２３及びヒータ２４を設置し、また、必要最小限の
部品を明らかにしたものであることを付記する。
【００２０】図２に示すように、第２配線層１８を被覆
後は、公知のフオトリソグラフィ技術によりパターニン
グ工程を施して必要な場所に配置する。
後は、公知のフオトリソグラフィ技術によりパターニン
グ工程を施して必要な場所に配置する。
【００２１】
【発明の効果】実施例に明らかにした半導体素子の層間
接続孔の抵抗は、対数スケールの縦軸に抵抗（Ω）を、
十進法スケールの横軸に層間接続孔の寸法（μｍ）を採
った図４に示したが、Ａｌ−Ｓｉ−Ｃｕは、第２配線層
１８を示すものである。
接続孔の抵抗は、対数スケールの縦軸に抵抗（Ω）を、
十進法スケールの横軸に層間接続孔の寸法（μｍ）を採
った図４に示したが、Ａｌ−Ｓｉ−Ｃｕは、第２配線層
１８を示すものである。
【００２２】この図から明らかなように、従来使用して
きたＴｉＮ／Ｔｉ方式に比較して本発明に係わる層間接
続孔の抵抗値は、ほぼ１／２と極めて良好な値であり、
その有効性が明らかである。
きたＴｉＮ／Ｔｉ方式に比較して本発明に係わる層間接
続孔の抵抗値は、ほぼ１／２と極めて良好な値であり、
その有効性が明らかである。
【図１】従来の半導体装置の電極構造を示す断面図であ
る。
る。
【図２】本発明に係わる半導体装置の電極構造を示す断
面図である。
面図である。
【図３】本発明に係わる半導体装置の電極構造を造るの
に適用するスパッタリング装置の要部を示す断面図であ
る。
に適用するスパッタリング装置の要部を示す断面図であ
る。
【図４】本発明の半導体装置の電極構造の抵抗を従来品
と比べる特性図である。
と比べる特性図である。
１，１０：半導体基板、 ２、１２：第１配線層、 ３、１１：層間絶縁物層、 １３：第２絶縁物層、 ６，１５、１６：Ｔｉ層、 ７、１６：ＴｉＮ層、 ８、１８：第２配線層。
Claims (1)
- 【請求項１】 半導体基板を被覆する第１の層間絶縁物
層と，前記絶縁物層を覆って設置する第１配線層と，前
記第１配線層に積層して配置する第２の層間絶縁物層
と，前記第２の層間絶縁物層を除去して露出する第１配
線層と，前記第１配線層部分及び第２の層間絶縁物層を
被覆するＴｉ／ＴｉＮ／Ｔｉ配線層と，前記Ｔｉ／Ｔｉ
Ｎ／Ｔｉ配線層を覆って形成する第２配線層を具備する
ことを特徴とする半導体素子の電極構造
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362991A JPH0574956A (ja) | 1991-09-13 | 1991-09-13 | 半導体素子の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23362991A JPH0574956A (ja) | 1991-09-13 | 1991-09-13 | 半導体素子の電極構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574956A true JPH0574956A (ja) | 1993-03-26 |
Family
ID=16958041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23362991A Pending JPH0574956A (ja) | 1991-09-13 | 1991-09-13 | 半導体素子の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242811B1 (en) * | 1989-11-30 | 2001-06-05 | Stmicroelectronics, Inc. | Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature |
| CN113223951A (zh) * | 2020-01-21 | 2021-08-06 | 夏泰鑫半导体(青岛)有限公司 | 半导体处理工艺及半导体元器件 |
-
1991
- 1991-09-13 JP JP23362991A patent/JPH0574956A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6242811B1 (en) * | 1989-11-30 | 2001-06-05 | Stmicroelectronics, Inc. | Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature |
| CN113223951A (zh) * | 2020-01-21 | 2021-08-06 | 夏泰鑫半导体(青岛)有限公司 | 半导体处理工艺及半导体元器件 |
| CN113223951B (zh) * | 2020-01-21 | 2022-12-02 | 夏泰鑫半导体(青岛)有限公司 | 半导体处理工艺及半导体元器件 |
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