JPH0574963A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0574963A
JPH0574963A JP3245673A JP24567391A JPH0574963A JP H0574963 A JPH0574963 A JP H0574963A JP 3245673 A JP3245673 A JP 3245673A JP 24567391 A JP24567391 A JP 24567391A JP H0574963 A JPH0574963 A JP H0574963A
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tungsten
insulating film
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silicone ladder
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Hiroshi Adachi
廣士 足達
Etsushi Adachi
悦志 足立
Shintarou Minami
伸太朗 南
Hideo Kotani
秀夫 小谷
Yoshio Hayashide
吉生 林出
Toshiaki Tsutsumi
聡明 堤
Masazumi Matsuura
正純 松浦
Atsushi Ishii
敦司 石井
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 第１、第２金属配線をコンタクトするタング
ステンをＣＶＤ法により上記両配線間の層間絶縁膜に開
けられた孔に埋め込み形成する際に、いかなる条件下で
も層間絶縁膜上には成長せず、コンタクト孔にのみタン
グステンを埋め込め、そのため電気抵抗が低いタングス
テンのＣＶＤ条件を選ぶことができる、信頼性が高く、
生産性の良い半導体装置及びその製造方法を得る。 【構成】 第１、第２の金属配線層３、８間に介在する
層間絶縁膜の少なくとも最上層５ｂをシリコーンラダー
ポリマーの硬化膜とする。また、層間絶縁膜のマスク材
９としてシリコーンラダーポリマー膜を用いてタングス
テンをＣＶＤ法により孔に埋め込む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
であり、特にコンタクト孔を介した配線の形成が容易で
ある層間絶縁膜を有する半導体装置、及びその製造方法
に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化、微細化に伴い層間配
線のためのコンタクト孔の径が小さくなり、配線の段差
被覆が悪く接触抵抗が大きくなるという問題点が生じて
いた。そのため、従来よりコンタクト孔を金属で埋め込
むという方法が採用されている。
【０００３】例えば図２３（ａ）〜（ｆ）はそれぞれ従
来のコンタクト孔をタングステン（Ｗ）で埋め込む場合
について工程順に示した断面モデル図である。図におい
て、１は素子が形成された半導体基板、２は絶縁膜であ
るシリコン酸化膜、３はＡｌ合金、例えばＡｌＳｉ合金
からなる第１の金属配線、４は層間絶縁膜である例えば
シリコン酸化膜、６はコンタクト孔を形成するためのマ
スクとなるフォトレジスト、７はコンタクト孔に埋め込
まれた金属層で、例えばタングステン、８はコンタクト
孔を介して配線される第２の金属配線であり、Ａｌ合
金、例えばＡｌＳｉ合金からなる。
【０００４】次に製造方法について説明する。まず、図
２３（ａ）に示すように半導体基板１上に絶縁膜である
シリコン酸化膜２をＣＶＤ法により形成し、更にこの上
にＡｌ合金例えばＡｌＳｉ合金からなる第１の金属配線
３を、スパッタリング及びフォトリソグラフィ技術で作
製する。なお、ここではこの第１の金属配線３に接続さ
れるべきトランジスタ等の能動素子については、簡単の
ため省略している。
【０００５】次に、層間絶縁膜であるシリコン酸化膜４
をＣＶＤ法によってシリコン酸化膜２及び第１の金属配
線３上に形成する（図２３(ｂ)）。更にその後フォトレ
ジスト６を形成し、露光、現像によってコンタクト孔部
分のシリコン酸化膜４を暴露させる（図２３(ｃ)）。次
に、シリコン酸化膜４のエッチング、フォトレジスト６
の除去を行い、コンタクト孔を形成する（図２３
(ｄ)）。
【０００６】次に、金属弗化物、例えばＷＦ6 を原料ガ
スとして含むＣＶＤ法により金属層であるタングステン
７を形成し、コンタクト孔を埋め込む（図２３(ｅ)）。
この時にＣＶＤ法の条件を適当に選べばタングステン７
は第１の金属配線３上にのみ形成され、埋め込みは自己
整合的に行われる。例えば原材料ガスとしてＷＦ6 とＳ
ｉＨ4 を含有するものを用いてそれぞれの分圧を数ｍＴ
ｏｒｒとし、流量比をＳｉＨ4 ／ＷＦ6 ＜０．６とし、
形成温度を約３００℃とすればよい。
【０００７】最後に、タングステン７とコンタクトをと
るように、ＡｌＳｉ合金からなる第２の金属配線８を、
スパッタリング及びフォトリソグラフィ技術で作製す
る。これにより第１の金属配線３と第２の金属配線８
は、層間をシリコン酸化膜４に開けられたコンタクト孔
中の金属層（タングステン７）を介して導通する（図２
３（ｆ））。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、層間絶縁膜にＣＶＤ法によ
るシリコン酸化膜が用いられている。ところで、コンタ
クト孔の埋め込み金属であるタングステンをＣＶＤ法に
よって形成するとき、成長速度が下地材料に依存する事
が知られている。例えば、刊行物（ＮＩＫＫＥＩ ＭＩ
ＣＲＯＤＥＶＩＣＥＳ １９９１年２月号４８頁）に示
されるように、タングステンの成長は下地材料が金属の
方が絶縁物より成長しやすい。即ち、電気陰性度が小さ
く、電子を与え易い材料ほどタングステンは成長し易
い。
【０００９】また、絶縁膜としてよく用いられるシリコ
ン酸化膜４の種類によってもタングステン７の成長速度
が異なることもわかっており、タングステンＣＶＤ法で
はシリコンの熱酸化による膜が最も成長しにくく、プラ
ズマＣＶＤ膜上には成長しやすい。従って、層間絶縁膜
にシリコンの熱酸化膜を用いると良いようであるが、第
１の金属配線の耐熱性に制限を受けるため、層間絶縁膜
には従来、上述したＣＶＤ法によるシリコン酸化膜が用
いられてきた。
【００１０】そこで例えば、刊行物（Ｊ．Ｅｌｅｃｔｒ
ｏｃｈｅｍ．Ｓｏｃ．：ＳＯＬＩＤーＳＴＡＴＥ ＳＣ
ＩＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＬＯＧＹ Ｖｏｌ．
１３３，Ｎｏ．６，Ｊｕｎｅ １９８６）に示されてい
るように、ＣＶＤ法による層間絶縁膜にリンをドープす
ることにより、シリコン酸化膜（層間絶縁膜）上にタン
グステンが成長しないようにする方法が考えられてい
る。ところが、リンを多くドープするほど膜の耐湿性が
低下し、半導体装置の信頼性が低くなる。
【００１１】また、ＣＶＤ法によるシリコン酸化膜を用
いた場合、コンタクト孔にタングステン５をＣＶＤ法に
より形成するとき、第１の金属配線上にのみ形成できる
プロセス条件が極めて少なく、多くの条件下では、層間
絶縁膜上にもタングステンが析出する。この析出したタ
ングステンは、配線間ショートを引き起こし、半導体装
置としての機能を破壊する問題があった。そしてまた、
析出したタングステンを除去するためには、全面エッチ
バックを行う必要があり、工程が複雑になり、その際、
コンタクト孔に埋め込まれたタングステンも膜減りする
という問題もあった。
【００１２】本発明は上記のような問題点を解消するた
めになされたもので、例えばタングステン７をＣＶＤ法
により形成するとき、いかなる条件下でも層間絶縁膜上
には成長せず、コンタクト孔にのみタングステンを埋め
込むことができ、その結果、電気抵抗が低いタングステ
ンのＣＶＤ条件を選ぶことができ、また、層間絶縁膜上
にタングステンが析出せず、エッチバックする必要がな
い半導体装置及びその製造方法を得ることを目的とす
る。
【００１３】而して、本発明者等は鋭意研究の結果、樹
脂膜上にはタングステンの核が成長しないことを見いだ
し本発明を完成するに至った。即ち、プラズマＣＶＤ膜
は組成が化学量論比よりずれ、不対電子が表面に存在
し、これに核が成長すると考えた。従って組成が化学量
論比であり、不対電子が存在しない樹脂膜をマスク材と
して用いる方法を研究し、本発明を完成するに至った。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、第１、第２の金属配線間に介在する層間絶縁膜の少
なくとも最上層部が樹脂膜からなるものである。
【００１５】また、樹脂膜には下記化学式（１）で示さ
れるシリコーンラダーポリマーの硬化膜を用いる。
【００１６】
【化２】
【００１７】さらに、シリコーンラダーポリマーの硬化
膜として光重合性のシリコーンラダーポリマーの硬化膜
をを用いる。
【００１８】そして、本発明の半導体の製造方法は、上
記化学式（１）で示されるシリコーンラダーポリマー膜
をマスク材としてＣＶＤ法によって層間絶縁膜に開けら
れたコンタクト孔に金属を埋め込むことによって金属層
を形成するものである。
【００１９】
【作用】本発明では、層間絶縁膜の少なくとも最上層に
樹脂膜を用いたので、層間絶縁膜中に開けたコンタクト
孔内に選択的にタングステンなどの金属層を形成する場
合、層間絶縁膜のシリコン酸化膜や窒化膜上に直接形成
する場合と比較して選択性が大幅に向上する。従って、
シリコン酸化膜や窒化膜を層間絶縁膜として用いた場合
に選択性が失われるような形成条件下でも層間絶縁膜上
には全く成長せず、コンタクト孔にのみタングステンな
どの金属膜を埋め込むことができる。従って、電気抵抗
が低いタングステンのＣＶＤ条件を選ぶことができる。
また、層間絶縁膜上にタングステン等の金属が析出しな
いので、エッチバックする必要もない。
【００２０】また、シリコーンラダーポリマー膜は平坦
性が良好であるので、そのシリコーンラダーポリマー膜
の上には断線に対して耐性のある金属配線層を形成でき
る。
【００２１】さらに、光重合性のシリコーンラダーポリ
マー膜を用いたので、フォトレジストが不要となり、そ
の分製造工程を削減できる。
【００２２】そして、マスク材として上記化学式（１）
に示したシリコーンラダーポリマー膜を用い、層間絶縁
膜を被ったので、タングステンをＣＶＤ法により形成す
るとき、いかなる条件下でも層間絶縁膜上には全く成長
せず、コンタクト孔にのみタングステンを埋め込むこと
ができる。従って、電気抵抗が低いタングステンのＣＶ
Ｄ条件を選ぶことができる。また、層間絶縁膜上にタン
グステンが析出しないので、エッチバックする必要もな
い。
【００２３】
【実施例】実施例１．図１〜図６はそれぞれ、本発明の
第１の実施例の半導体装置、その製造方法の一例を工程
順に示す断面モデル図である。各図において、１〜３，
６〜８は従来の場合と同一のものである。５は層間絶縁
膜で、この場合はシリコン酸化膜５ａとシリコン酸化膜
５ａ上に形成された樹脂膜のポリイミド膜５ｂの二層膜
からなる。
【００２４】次に製造方法について説明する。まず、シ
リコン酸化膜５ａを形成するところまでは従来の場合と
同様であり、半導体基板１上にシリコン酸化膜２を形成
し、この上に第１の金属配線３を作成した後、シリコン
酸化膜５ａをＣＶＤ法等によりシリコン酸化膜２及び第
１の金属配線３上に形成する。（図１）。
【００２５】次に、シリコン酸化膜５ａ上に高耐熱ポリ
マーとして電子デバイス用に市販されているポリイミド
樹脂を（日立化成(株)：ＰＩＱ，０．８μｍ）回転塗布
し、１５０℃で３０分、３５０℃で６０分間熱処理して
ポリイミド樹脂膜５ｂを形成する（図２）。次に従来と
同様にしてフォトレジスト６を塗布してコンタクト孔に
合わせてパターン形成した（図３）。そしてヒドラジン
を用いて，ポリイミド樹脂膜に所定のパタ−ンを形成し
た。それから従来と同様にしてシリコン酸化膜５ｂをエ
ッチングし，次いでレジスト６を酸素プラズマで除去す
る（図４）。この時ＰＩＱもいく分エッチングされるの
で初期の膜厚を厚くした。その後、従来と同様にしてＷ
Ｆ6 を含む原料ガスを用いたＣＶＤ法によりタングステ
ン７を形成した。このとき、いかなるＣＶＤ条件におい
ても第１の金属配線３上のみにタングステンが形成さ
れ、ポリイミド膜５ｂ上には全く成長しなかった（図
５）。さらに、従来の場合と同様に、タングステン７と
コンタクトをとるようにＡｌＳｉ合金からなる第２の金
属配線８を、スパッタリング、およびフォトリソグラフ
ィ技術で作製した（図６）。
【００２６】このように、この実施例の半導体装置で
は、層間絶縁膜５の最上層にポリイミド膜５ｂを用いた
ので、コンタクト孔内にタングステンを埋め込む際のい
かなるＣＶＤ条件においても、層間絶縁膜上、即ちポリ
イミド膜５ｂ上にタングステン７は成長せず、コンタク
ト孔にのみタングステン７を埋め込むことができる。従
って、タングステン形成時のＣＶＤ条件の選択の自由度
が向上し、例えば電気抵抗が低いタングステンのＣＶＤ
条件を選ぶことができ、その結果安定でかつ低いコンタ
クト抵抗を示す半導体装置を得ることができる。また、
層間絶縁膜５上に金属、タングステン７が析出しないの
で、配線間ショートを引き起こすことがない。また析出
した金属、タングステン７をエッチバックする必要もな
いので、コストの低減が図れる。
【００２７】実施例２．ポリイミド樹脂の代わりに、フ
ッ素系樹脂（旭硝子（株）：サイトップ，０．６μｍ）
用い、層間絶縁膜の上層としてフッ素系樹脂膜を形成し
た。この樹脂膜５ｂをＣＦ4 でエッチングした以外は実
施例１と同様にして、タングステンを成膜した。この時
いかなる条件においても第１の金属配線３上にのみタン
グステンが形成され、サイトップ膜５ｂ上には全く成長
しなかった。
【００２８】実施例３．ポリイミド樹脂の代わりに、シ
クロブテン樹脂（ＤＯＷＣＨＥＭＩＣＡＬ社：ＢＣＢ，
０．６μｍ）を用い、層間絶縁膜の上層としてシクロブ
テン樹脂膜を形成した。この樹脂膜５ｂをＯ2／ＳＦ6で
エッチングした以外は実施例１と同様にして、タングス
テンを成膜した。この時いかなる条件においても第１の
金属配線３上にのみタングステンが形成され、シクロブ
テン膜５ｂ上には全く成長しなかった。
【００２９】実施例４．ポリイミド樹脂の代わりに、層
間絶縁膜の上層として下記化学式（２）で示されるシリ
コーンラダーポリマーの硬化膜を用いた場合について説
明する。
【００３０】
【化３】
【００３１】実施例１と同様にしてシリコン酸化膜５ａ
まで形成する（図１）。次に、シリコン酸化膜５ａ上
に、上記化学式（２）で示される重量平均分子量が１０
万であるシリコーンラダーポリマーのアニソール溶液
（５重量％の濃度に調整されている）を回転塗布し、
０．２μｍのシリコーンラダーポリマー膜を形成する。
次に、１５０℃で３０分間と３５０℃で６０分間の熱処
理を行い熱硬化させ、シリコーンラダーポリマー膜５ｂ
とする（図２）。なお、化学式（２）に示す末端に水酸
基を有するシリコーンラダーポリマーは、特開平１ー９
２２２４号公報に開示された方法によって作られたもの
である。
【００３２】次に上記実施例と同様にしてフォトレジス
ト６をコンタクト孔にあわせてパターン形成し（図
３）、従来と同様のシリコン酸化膜５ａをエッチングす
る方法で、例えば、ＣＨＦ3 と酸素の混合ガスのプラズ
マエッチングによりコンタクト孔を形成する。このとき
シリコン酸化膜５ａとシリコーンラダーポリマー膜５ｂ
との２層からなる層間絶縁膜５を１つのエッチングプロ
セスによって同時に開孔することができる（図４）。そ
の後、実施例１と同様にして、ＷＦ6 を含む原料ガスを
用いたＣＶＤ法によりタングステン７をコンタクト孔に
埋め込む。このとき、いかなるＣＶＤ条件においても第
１の金属配線３上のみにタングステン７が形成され、シ
リコーンラダーポリマー膜５ｂ上には全く成長しなかっ
た（図５）。さらに、同様に、タングステン７とコンタ
クトをとるようにＡｌＳｉ合金からなる第２の金属配線
８を、スパッタリング、およびフォトリソグラフィ技術
で作製した（図６）。
【００３３】この実施例においては、シリコーンラダー
ポリマー膜５ｂを用いたので、上記実施例の効果に加
え、コンタクト孔を形成する時にシリコン酸化膜５ａと
同じエッチングプロセスでシリコーンラダーポリマー膜
５ｂも同時に開孔でき、製造工程が削減でき、簡略化で
きる。また、シリコーンラダーポリマー膜は、例えばポ
リイミド樹脂膜に比べ５０℃程度耐熱性が優れ、電気特
性においても絶縁性が良好で、誘電体損失の比を示すｔ
ａｎδが１桁小さく、内部応力も半分程度と優れてい
る。従って上記実施例より半導体装置としての信頼性も
優れている。なお、ｔａｎδとは印加電圧Ｅをかけたと
きに流れる交流電流Ｉのリーク電流成分Ｉ2と、変位電
流Ｉ1 （＝Ｉ−Ｉ2 ）との比である。また、シリコーン
ラダーポリマー膜５ｂは平坦性が良好であるので、この
シリコーンラダーポリマー膜５ｂの上に、断線に対して
耐性のある第２の金属配線層８を形成することができ
る。さらに、シリコーンラダーポリマー膜５ｂはシリコ
ンの熱酸化膜よりはるかに穏和な低温条件で形成するこ
とができるので、下層の第１の配線３の耐熱性の制限に
適うものである。
【００３４】実施例５．図７〜図１２は、それぞれ樹脂
膜として光重合性のシリコーンラダーポリマー硬化膜を
用いた場合の製造方法をを工程順に示す断面モデル図で
ある。５ｃは層間絶縁膜５の上層の樹脂膜で、光重合性
のシリコーンラダーポリマー膜である。従来例と同様に
してシリコン酸化膜５ａまでを形成する（図７）。次
に、下記化学式（３）で示される、重量平均分子量が１
０万であるシリコーンラダーポリマーのアニソール溶液
（１０．０重量％の濃度に調整され，増感剤としてビス
アジド化合物を約３％含む）を回転塗布し、１．０μｍ
の光重合性のシリコーンラダーポリマー膜５ｃを形成
し、１５０℃で３０分間の熱処理をおこなった（図
８）。その後、所定のパターンを有したマスクを通して
光を照射し、次いで有機溶剤で未露光部分のシリコ−ン
ラダーポリマーを除去する（図９）。次いで３５０℃で
熱処理を行う。
【００３５】
【化４】
【００３６】次に従来と同様にシリコン酸化膜５ａをエ
ッチングする方法で、所定のパターンを有するシリコー
ンラダーポリマー膜５ｃをマスクとして、例えばＣＨＦ
3 と酸素の混合ガスのプラズマエッチングによりシリコ
ン酸化膜５ａにコンタクト孔を形成する（図１０）。こ
のときシリコ−ンラダ−ポリマ−膜５ｃもエッチングさ
れるが，エッチングレイトがシリコン酸化膜５ａの１／
３以下なので問題はない。その後上記実施例と同様にし
て、ＷＦ6 を含む原料ガスを用いたＣＶＤ法によりタン
グステン７を形成した。このとき、いかなるＣＶＤ条件
においても第１の金属配線３上のみにタングステン７が
形成され、シリコーンラダーポリマー膜５ｃ上には全く
成長しなかった（図１１）。さらに、同様に、第２の金
属配線８を作製し、第１と第２の金属配線３，８間をコ
ンタクト孔を介して導通させた（図１２）。
【００３７】この実施例においては、上記実施例の場合
のようにフォトレジスト６が不要となり、その分製造工
程が削減でき、簡略化できる。
【００３８】なお、水酸基を有する光重合性のシリコー
ンラダーポリマーは、以下の方法で合成される。例え
ば，フェニルトリクロルシラン５２．９ｇとビニルトリ
クロルシラン２４．２ｇとをメチルイソブチルケトン中
で加水分解を行う。次に発生する酸を水洗により除き中
和した後，０．２５ｇの水酸化カリュ−ムを触媒として
用い，還流下脱水縮合反応を２０時間行う。得られた反
応物を溶解再沈法で精製する。
【００３９】実施例６．光重合性のシリコーンラダーポ
リマーとして下記化学式（４）で示す末端に感光基を有
するものを用いた（２０．０重量％濃度に調整、増感剤
としてビスアジド化合物を約３％含む）以外は実施例５
と同様にして、ＷＦ6 を含む原料ガスを用いたＣＶＤ法
によりタングステン７を形成した。この時、いかなる条
件においても第１の金属配線３上のみにタングステンが
形成され、シリコーンラダーポリマー膜５ｃ上には全く
成長しなかった。
【００４０】
【化５】
【００４１】なお、本実施例で用いられる光重合性のシ
リコーンラダーポリマーは、例えば特公平２−１５８６
４号広報に記載されている方法で合成されたものであ
る。
【００４２】実施例７．図１３は本発明の第２の実施例
の半導体装置を示す断面モデル図である。第１の実施例
では層間絶縁膜５としてシリコン酸化膜５ａとシリコー
ンラダーポリマー膜等の樹脂膜５ｂ，５ｃとの２層膜か
らなるものについて示したが、この第２の実施例では層
間絶縁膜５をシリコーンラダーポリマー膜等の樹脂膜５
ｂ，５ｃのみで形成している。
【００４３】以下、この第２の実施例の製造方法につい
てシリコーンラダーポリマー膜を例に説明する。第１の
金属配線３を形成するところまでは上記実施例と同様で
ある。次に、第１の金属配線３上に、上記化学式（２）
で示されるシリコーンラダーポリマー溶液（１５重量％
の濃度に調整されている）を回転塗布し、１μｍの膜を
形成し、その後、実施例４と同様の熱処理を行い、シリ
コーンラダーポリマー膜５ｂとする。
【００４４】次に上記実施例と同様にしてコンタクト孔
を形成し、ＷＦ6を含む原料ガスを用いたＣＶＤ法によ
りタングステン７をコンタクト孔に埋め込んだ。このと
き上記実施例と同様、いかなるＣＶＤ条件においても第
１の金属配線３上のみにタングステン７が形成され、シ
リコーンラダーポリマー膜５ｂ上には全く成長しなかっ
た。さらに、同様に、第２の金属配線８を形成し、層間
をコンタクト孔（タングステン７）を介して導通させ
た。このような第２の実施例においても、第１の実施例
と同様の効果を示した。
【００４５】実施例８．第１の金属配線３上に実施例５
と同様の化学式（３）で示される光重合性のシリコーン
ラダーポリマー溶液（１５重量％の濃度に調整され，増
感剤としてビスアジド化合物を約３％含む）を回転塗布
し、１．５μｍの膜を形成し、光重合性のシリコーンラ
ダーポリマー膜５ｃ単層からなる層間絶縁膜を形成し
た。次に実施例５と同様にして、シリコーンラダーポリ
マー膜５ｃに所定のパターンを形成する。そして、ＷＦ
6 を含む原料ガスを用いたＣＶＤ法によりタングステン
７をコンタクト孔に埋め込んだ。この場合も上記実施例
と同様、いかなるＣＶＤ条件においても第１の金属配線
３上のみにタングステン７が形成され、シリコーンラダ
ーポリマー膜５ｃ上には全く成長しなかった。さらに、
同様に、第２の金属配線８を形成し、層間をコンタクト
孔（タングステン７）を介して導通させた。
【００４６】実施例９．図１４（ａ）〜（ｃ）はそれぞ
れ本発明の第３の実施例に係わる半導体装置の製造方法
を工程順に示す断面モデル図である。５ｂ’は膜５ｂの
表面をタングステン７が突出るようにエッチングしたシ
リコーンラダーポリマー膜である。次に、第３の実施例
の製造方法について説明する。タングステン７をコンタ
クト孔に埋め込むところまで（図１４(ａ)）は、第１の
実施例と同様である。次にシリコーンラダーポリマー膜
５ｂを、例えばコンタクト孔を開孔するときと同じエッ
チング条件で表面をエッチングし、シリコーンラダーポ
リマー膜５ｂの膜厚を減らす（シリコーンラダーポリマ
ー膜５ｂ’）。これによりタングステン７はシリコーン
ラダーポリマー膜５ｂ’より突出した形となる（図１４
(ｂ)）。次に第２の金属配線８をスパッタリング、およ
びフォトリソグラフィ技術で作製する（図１４(ｃ)）。
【００４７】このように第３の実施例では、上述の第
１，第２の実施例と同様の効果があるとともに、タング
ステン７が第２の金属配線８に入り込んだ構造であるた
め、タングステン７と第２の金属配線８との接続を完全
にでき、タングステン７と第２の金属配線８との接触表
面積が増えることで抵抗が下がり、より信頼性のある配
線層を持つ半導体装置を得ることができる。
【００４８】実施例１０．図１５〜図２１はそれぞれ、
本発明の半導体装置の製造方法の一実施例を工程順に示
す断面モデル図である。各図において、従来と同一符号
は同一のものである。９はマスク材のシリコーンラダー
ポリマー膜である。
【００４９】従来の場合と同様にしてシリコン酸化膜４
まで形成した（図１５）。次に、上記化学式（２）で示
される、重量平均分子量が１０万であるシリコーンラダ
ーポリマーのアニソール溶液（５重量％の濃度に調整さ
れた）を回転塗布し、０．２μｍのシリコーンラダーポ
リマー膜９を形成し、１５０℃で３０分間と３５０℃で
６０分間の熱処理を行い熱硬化させた（図１６）。
【００５０】次に従来と同様にしてフォトレジスト６を
コンタクト孔にあわせてパターン形成し（図１７）、従
来と同様にフォトレジスト６を除去し、シリコン酸化膜
４をエッチングする方法で、たとえば、ＣＨＦ3 と酸素
の混合ガスのプラズマエッチングによりコンタクト孔を
形成する。このとき絶縁膜４とシリコーンラダーポリマ
ー膜９の２層を１つのエッチングプロセスによって同時
開孔することができる（図１８）。その後、従来と同様
にして、例えば、ＷＦ6 を含む原料ガスを用いたＣＶＤ
法によりタングステン７をシリコン酸化膜４の高さと同
じになるように形成した。このとき、いかなるＣＶＤ条
件においても第１の金属配線３上のみにタングステン７
が形成され、シリコーンラダーポリマー膜９上には全く
成長しなかった（図１９）。次に従来技術と同様にし
て、シリコン酸化膜４をエッチングする方法で、たとえ
ば、ＣＨＦ3 と酸素の混合ガスのプラズマエッチングに
よりシリコーンラダーポリマー膜９を除去した（図２
０）。さらに、従来の場合と同様に、タングステン７と
コンタクトをとるようにＡｌＳｉ合金からなる第２の金
属配線８を、スパッタリング、及びフォトリソグラフィ
技術で作製した（図２１）。
【００５１】この実施例の製造方法においても、マスク
材としてリコーンラダーポリマー膜９を用い、シリコン
酸化膜４を被ったので、タングステン７をＣＶＤ法によ
り形成するとき、いかなる条件下でもコンタクト孔にの
みタングステンを埋め込むことができので、電気抵抗が
低いタングステンのＣＶＤ条件を選ぶことができる。ま
た、層間絶縁膜上にタングステンが析出しないので、エ
ッチバックする必要もない等、上記実施例と同様の効果
を奏する。。
【００５２】実施例１１．本発明の製造方法の他の実施
例を図２２（ａ）（ｂ）を用いて説明する。シリコン酸
化膜４上にシリコーンラダーポリマー膜８を形成した後
コンタクト孔を形成するところまでは上記実施例１０と
全く同様である。実施例１０ではタングステン７をシリ
コン酸化膜４と同じ高さになるように形成したが、この
実施例では、シリコーンラダーポリマー膜９と同じ高さ
になるように形成した。このときも、いかなるＣＶＤ条
件においても第１の金属配線３上のみにタングステン７
が形成され、シリコーンラダーポリマー膜９上には全く
成長しなかった。さらに、実施例１０と同様にシリコー
ンラダーポリマー膜９を図２２（ａ）のように除去した
後、図２２（ｂ）のように実施例１０と同様に第２の金
属配線８を形成し、層間をコンタクト孔（タングステン
７）を介して導通させた。
【００５３】この実施例では、タングステン７を層間絶
縁膜４より突出させて形成したので、実施例１０の効果
に加えて第２の金属配線８とタングステン７とのコンタ
クトがより確実となる効果がある。
【００５４】実施例１２．本発明の実施例１２を図１５
〜図２１を参考にして説明する。図１５に示すようにシ
リコン酸化膜４を形成するまでは上記実施例の場合と全
く同様である。次に上記化学式（３）で示される、重量
平均分子量が１０万であるシリコーンラダーポリマーの
アニソール溶液（５重量％の濃度に調整された）を回転
塗布し、マスク材として０．２μｍのシリコーンラダー
ポリマー膜９を形成した。次に、１５０℃で３０分間乾
燥を行った（図１６）。次に実施例１０と同様にしてフ
ォトレジスト７をコンタクト孔にあわせてパターン形成
し（図１７）、フォトレジスト７を除去し、シリコン酸
化膜４をエッチングする方法で、例えば、ＣＨＦ3 と酸
素の混合ガスのプラズマエッチングによりコンタクト孔
を形成する。このとき絶縁膜４とシリコーンラダーポリ
マー膜９の２層を１つのエッチングプロセスによって同
時開孔することができる（図１８）。同様にして、ＷＦ
6 を含む原料ガスを用いたＣＶＤ法によりタングステン
７を層間絶縁膜４の高さと同じになるように形成した。
このとき、いかなるＣＶＤ条件においても第１の金属配
線３上のみにタングステンが形成され、シリコーンラダ
ーポリマー膜９上には全く成長しなかった（図１９）。
次に従来技術と同様にして、例えば、アニソールを用い
てウエットエッチングによりシリコーンラダーポリマー
膜９を除去した（図２０）。さらに、従来の場合と同様
に、タングステン７とコンタクトをとるようにＡｌＳｉ
合金からなる第２の金属配線８を、スパッタリング、お
よびフォトリソグラフィ技術で作製した（図２１）。
【００５５】この実施例では、シリコーンラダーポリマ
ーの回転塗布膜９として未硬化膜を用いたので、実施例
１０の効果に加えてウエットエッチングによりシリコー
ンラダーポリマー膜９を簡単に除去できる効果がある。
【００５６】実施例１３．本発明の実施例１３を図１５
〜図２１を参考にして説明する。図１５に示すようにシ
リコン酸化膜４を形成するのは実施例１０の場合と全く
同様である。次に上記化学式（１）で示され末端に感光
基を有する、重量平均分子量が１０万であるシリコーン
ラダーポリマーのアニソール溶液（５重量％の濃度に調
整された）を回転塗布し、マスク材として０．２μｍの
光重合性のシリコーンラダーポリマー膜９を形成した
後、１５０℃で３０分間乾燥を行った（図１６）。次に
シリコーンラダーポリマー膜９をコンタクト孔にあわせ
てパターン形成し、実施例１０と同様に、シリコン酸化
膜４をエッチングする方法で、例えばＣＨＦ3 と酸素の
混合ガスのプラズマエッチングによりコンタクト孔を形
成した（図１８）。次に従来と同様にして、例えばＷＦ
6 を含む原料ガスを用いたＣＶＤ法によりタングステン
７をシリコン酸化膜４の高さと同じになるように形成し
た。このとき、いかなるＣＶＤ条件においても第１の金
属配線３上のみにタングステンが形成され、シリコーン
ラダーポリマー膜９上には全く成長しなかった（図１
９）。さらに、実施例１０と同様にシリコーンラダーポ
リマー膜９を図２０のように除去し、タングステン７と
コンタクトをとるように第２の金属配線８を作製した
（図２１）。
【００５７】この実施例では、光重合性のシリコーンラ
ダーポリマー膜を用いたので、実施例１０の効果に加え
て、フォトレジストが不要となり、製造工程を削減でき
る効果がある。
【００５８】比較例１．本発明では、マスク材として層
間絶縁膜４の最上層にシリコーンラダーポリマー膜９を
形成して用いたが、レジスト等の有機物を層間絶縁膜４
の最上層に適用した例を示し、問題点を実施例と比較し
て述べる。まず、耐熱性は本発明に用いたポリマーに比
べ、非常に劣る。従って、プロセスにおいて特にコンタ
クト孔を形成するとき大きな問題が生じる。つまり、Ｃ
ＶＤ法により第１と第２の金属配線３，８をコンタクト
させる金属層７を形成するときに、大きな問題が生じ
る。即ちＣＶＤ法によるコンタクト孔の埋め込みは約３
００℃という温度で行われるため、レジスト等の非耐熱
性の有機物では揮発や熱分解によりＣＶＤ装置のチャン
バー内やデバイス自体が汚染される。
【００５９】本発明に係わる樹脂膜としては、不純物イ
オン濃度が低く高純度であり，かつ製造プロセス上の熱
処理温度に耐える耐熱性を有していれば、どのような樹
脂でもよく、シリコ−ンラダ−ポリマ−，ポリイミド樹
脂，フッ素系樹脂，シクロブテン樹脂などが用いられ
る。
【００６０】シリコーンラダーポリマー膜としては、上
記実施例では上記化学式（２）で示されるシリコーンラ
ダーポリマーを用いたが、上記化学式（１）に示され
る、例えばポリフェニルシルセスキオキサン、ポリフェ
ニルメチルシルセスキオキサン、ポリビニルシルセスキ
オキサン、ポリアリールシルセスキオキサン等のうちの
少なくとも１種が用いられる。
【００６１】また、光重合性のシリコーンラダーポリマ
ーとしては、上記実施例では上記化学式（３）（４）で
示されるシリコーンラダーポリマーを用いたが、上記化
学式（１）で示される、例えばポリフェニルビニルシル
セスキオキサン、ポリメチルビニルシルセスキオキサ
ン、ポリイソブチルビニルシルセスキオキサン，及びポ
リフェニルアリールシルセスキオキサン，ポリメチルア
リ−ルシルセスキオキサン，ポリイソブチルアリ−ルシ
ルセスキオキサンなどのうちの少なくとも１種が用いら
れるが、これらに限定されるものではなく、感光性でさ
えあればよい。
【００６２】ポリイミド樹脂膜としては、日立化成(株)
より市販されているＰＩＸ，ＰＩＱなどの樹脂が使用さ
れる。フッソ系樹脂膜としては、旭硝子(株)より市販さ
れているサイトップなどの樹脂が使用される。シクロブ
テン系の樹脂膜としては、ＤＯＷ ＣＨＥＭＩＣＡＬ社
のＢＣＢなどの樹脂膜が使用される。
【００６３】なお、上記実施例では、金属層７、即ちコ
ンタクト孔を埋め込む金属としてタングステンを用いた
場合を示したが、これに限るものではなく、モリブデ
ン、チタン、イリジウム、バナジウム、クロム、オスミ
ウム等の他の金属であってもよく、さらにこれらの合金
であってもよい。またさらにそれらの珪化物であっても
よい。
【００６４】また、上記実施例では２層の配線の場合の
例を示したが、３層以上の配線の場合にも適用できるの
はいうまでもない。
【００６５】
【発明の効果】以上のように、本発明によれば、半導体
基板上に形成される第１、第２の金属配線間に介在して
形成される層間絶縁膜の少なくとも最上層部を樹脂膜と
したので、上記第１の金属配線と第２の金属配線とをコ
ンタクトさせる金属層をＣＶＤ法により形成する際に、
いかなる条件下でも層間絶縁膜上には成長せず、層間絶
縁膜に開けたコンタクト孔にのみ金属を埋め込むことが
でき、層間絶縁膜上に金属が析出しないので、配線間シ
ョートを引き起こすことがなく、また電気抵抗が低い金
属のＣＶＤ条件を選ぶことができるので配線の抵抗が低
い高性能の半導体装置が得られる効果がある。エッチバ
ックする必要もなく、コスト低減が図れる。
【００６６】また、樹脂膜としてシリコーンラダーポリ
マーの硬化膜を用いたので、この膜は平坦性が良好であ
るので、その上に形成した第２の金属配線が断線する心
配もなく、信頼性の高い半導体装置が得られる。
【００６７】さらに、光重合性のシリコーンラダーポリ
マー膜を用いたので、フォトレジストが不要となり、製
造工程を削減できる。
【００６８】そして、第１と第２の金属配線をコンタク
トさせる金属層を、シリコーンラダーポリマー膜をマス
ク材としてＣＶＤ法によって金属を層間絶縁膜に開けた
孔に埋め込むことによって形成するようにしたので、第
１と第２の金属配線をコンタクトさせる金属層をＣＶＤ
法により形成するとき、コンタクト孔にのみ成長し、シ
リコーンポリマー膜上には全く成長しない。従って、配
線の抵抗が低い高性能の半導体装置を製造できる効果が
ある。また、コンタクト孔部分以外には全く金属が形成
しないので、エッチバックにより除去する必要もなく、
コストの低減が図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図２】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図３】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図４】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図５】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図６】本発明の第１の実施例の半導体装置、その製造
方法の一例の一工程を示す断面モデル図である。
【図７】本発明の第１の実施例の半導体装置、その製造
方法の他の例の一工程を示す断面モデル図である。
【図８】本発明の第１の実施例の半導体装置、その製造
方法の他の例の一工程を示す断面モデル図である。
【図９】本発明の第１の実施例の半導体装置、その製造
方法の他の例の一工程を示す断面モデル図である。
【図１０】本発明の第１の実施例の半導体装置、その製
造方法の他の例の一工程を示す断面モデル図である。
【図１１】本発明の第１の実施例の半導体装置、その製
造方法の他の例の一工程を示す断面モデル図である。
【図１２】本発明の第１の実施例の半導体装置、その製
造方法の他の例の一工程を示す断面モデル図である。
【図１３】本発明の第２の実施例の半導体装置を示す断
面モデル図である。
【図１４】本発明の第３の実施例の半導体装置、その製
造方法を工程順に示す断面モデル図である。
【図１５】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図１６】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図１７】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図１８】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図１９】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図２０】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図２１】本発明の一実施例の半導体装置の製造方法の
一工程を示す断面モデル図である。
【図２２】本発明の他の実施例の半導体装置の製造方法
を工程順に示す断面モデル図である。
【図２３】従来の半導体装置の製造方法を工程順に示す
断面モデル図である。
【符号の説明】
１ 半導体基板 ２ 絶縁膜であるシリコン酸化膜 ３ 第１の金属配線 ４ 層間絶縁膜 ５ 層間絶縁膜 ５ａ 層間絶縁膜を構成するシリコン酸化膜 ５ｂ 層間絶縁膜を構成する樹脂膜 ５ｃ 層間絶縁膜を構成する光重合性のシリコーンラダ
ーポリマー膜 ７ 金属層であるタングステン ８ 第２の金属配線 ９ マスク材であるシリコーンラダーポリマー膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年１２月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項２
【補正方法】変更
【補正内容】
【化１】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】また、樹脂膜には下記化学式（１）で示さ
れるシリコーンラダーポリマーを用いる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】さらに、シリコーンラダーポリマーとして
光重合性のシリコーンラダーポリマーを用いる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正内容】
【００６６】また、樹脂膜としてシリコーンラダーポリ
マーを用いたので、この膜は平坦性が良好であるので、
その上に形成した第２の金属配線が断線する心配もな
く、信頼性の高い半導体装置が得られる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 秀夫 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内 (72)発明者 林出 吉生 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内 (72)発明者 堤 聡明 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内 (72)発明者 松浦 正純 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内 (72)発明者 石井 敦司 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 素子が形成された半導体基板、この半導
    体基板上に形成された絶縁膜、この絶縁膜上に形成され
    る第１、第２の金属配線、この第１、第２の金属配線間
    に介在して形成される層間絶縁膜、及びＣＶＤ法によっ
    て上記層間絶縁膜に開けられたコンタクト孔中に埋め込
    んで形成され、上記第１、第２の金属配線同士を電気的
    に接続する金属層を備える半導体装置において，上記層
    間絶縁膜の少なくとも最上層部が樹脂膜からなることを
    特徴とする半導体装置。
  2. 【請求項２】 樹脂膜は下記化学式（１）で示されるシ
    リコーンラダーポリマーの硬化膜であることを特徴とす
    る請求項第１項記載の半導体装置。 【化１】
  3. 【請求項３】 シリコーンラダーポリマーの硬化膜は光
    重合性を有するものであることを特徴とする請求項第１
    項または第２項記載の半導体装置。
  4. 【請求項４】 素子が形成された半導体基板に絶縁膜を
    形成する工程、この絶縁膜上に第１の金属配線を形成す
    る工程、この第１の金属配線上に層間絶縁膜を形成する
    工程、この層間絶縁膜に開けられたコンタクト孔にＣＶ
    Ｄ法により金属を埋め込み上記第１の金属配線と電気的
    に接続する金属層を形成する工程、及び上記金属層と電
    気的に接続する第２の金属配線を形成する工程を施す半
    導体装置の製造方法において、上記化学式（１）で示さ
    れるシリコーンラダーポリマー膜をマスク材としてＣＶ
    Ｄ法によって上記金属を上記孔に埋め込むようにしたこ
    とを特徴とする半導体装置の製造方法。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6177343B1 (en) 1995-09-14 2001-01-23 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6214749B1 (en) 1994-09-14 2001-04-10 Sanyo Electric Co., Ltd. Process for producing semiconductor devices
US6235648B1 (en) 1997-09-26 2001-05-22 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6326318B1 (en) 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US6831015B1 (en) 1996-08-30 2004-12-14 Sanyo Electric Co., Ltd. Fabrication method of semiconductor device and abrasive liquid used therein
US6917110B2 (en) 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
JP2012509576A (ja) * 2008-11-19 2012-04-19 マイクロン テクノロジー， インク． 導電物質を形成する方法、導電物質を選択的に形成する方法、プラチナを形成する方法、及び、導電構造を形成する方法
CN111212881A (zh) * 2017-10-13 2020-05-29 三星Sdi株式会社 用于形成二氧化硅膜的组合物、二氧化硅膜的制造方法和二氧化硅膜

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463858B1 (ko) * 1996-08-29 2005-02-28 마츠시타 덴끼 산교 가부시키가이샤 층간절연막의형성방법
KR100251091B1 (ko) * 1996-11-29 2000-04-15 구본준 액정표시장치의 제조방법 및 그 제조방법으로 제조되는 액정표시장치
US7115531B2 (en) 2000-08-21 2006-10-03 Dow Global Technologies Inc. Organosilicate resins as hardmasks for organic polymer dielectrics in fabrication of microelectronic devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3065150D1 (en) * 1979-06-21 1983-11-10 Fujitsu Ltd Improved electronic device having multilayer wiring structure

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214749B1 (en) 1994-09-14 2001-04-10 Sanyo Electric Co., Ltd. Process for producing semiconductor devices
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US6177343B1 (en) 1995-09-14 2001-01-23 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6326318B1 (en) 1995-09-14 2001-12-04 Sanyo Electric Co., Ltd. Process for producing semiconductor devices including an insulating layer with an impurity
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US6831015B1 (en) 1996-08-30 2004-12-14 Sanyo Electric Co., Ltd. Fabrication method of semiconductor device and abrasive liquid used therein
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6235648B1 (en) 1997-09-26 2001-05-22 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6917110B2 (en) 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
JP2012509576A (ja) * 2008-11-19 2012-04-19 マイクロン テクノロジー， インク． 導電物質を形成する方法、導電物質を選択的に形成する方法、プラチナを形成する方法、及び、導電構造を形成する方法
US8753933B2 (en) 2008-11-19 2014-06-17 Micron Technology, Inc. Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US9023711B2 (en) 2008-11-19 2015-05-05 Micron Technology, Inc. Methods for forming a conductive material and methods for forming a conductive structure
CN111212881A (zh) * 2017-10-13 2020-05-29 三星Sdi株式会社 用于形成二氧化硅膜的组合物、二氧化硅膜的制造方法和二氧化硅膜
US11518909B2 (en) 2017-10-13 2022-12-06 Samsung Sdi Co., Ltd. Composition for forming silica layer, manufacturing method for silica layer, and silica layer

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KR930001312A (ko) 1993-01-16
DE4218495A1 (de) 1992-12-10

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