JPH0282626A - 半導体装置の相互接続方法 - Google Patents

半導体装置の相互接続方法

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JPH0282626A
JPH0282626A JP1155978A JP15597889A JPH0282626A JP H0282626 A JPH0282626 A JP H0282626A JP 1155978 A JP1155978 A JP 1155978A JP 15597889 A JP15597889 A JP 15597889A JP H0282626 A JPH0282626 A JP H0282626A
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JP
Japan
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layer
photoresist layer
polyimide
contact
metal
Prior art date
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Application number
JP1155978A
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English (en)
Inventor
Steven Peterman
ステイブン・ピイターマン
David Stanasolovich
デヴイド・スターンソロヴイツチ
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に集積回路の製造に関し、具体的には、相
互接続金属線に自己整合した金属コンタクトを形成する
方法に関する。
Ｂ、従来技術 集積回路の方法が現象するにつれ、サブミクロンの幾何
学形状を形成する際の最大の障害の１つは、半導体基板
自体の金属コンタクトと相互接続金属線間に適切な接続
を保証するのに必要とされる整列もしくは重畳の公差の
ための面積であることは明らかである。整列もしくは重
畳のための公差によって、眉間の接続の適切さをそこな
うことなく、種々の層をパターン化するのに使用される
ホトマスクの整列に小さな誤差が許容される。
問題を明確にするために、従来の金属線とコンタクト構
造の列を第２図に示す。半導体の処理で通常行われてい
るように、半導体装置には先ずコンタクト１０が形成さ
れ、次にその後の処理段階で、相互接続金属線１２が付
着される。標準の重畳誤差が約０．４５ミクロンである
。通常のホトリソグラフィ装置の現在の限界では、１ミ
クロン幅の線１２が完全にコンタクト１０に重畳するた
めには、コンタクトは約２ミクロンの幅を有することが
必要である。第１図に示すように、コンタクトの余分な
１ミクロンの縁をなくすことができると、金属線１２の
最大配線密接が増大できることは明らかである。
Ｃ１発明が解決しようとする問題点 本発明の主目的は、金属線に自己整合したコンタクトを
形成する方法を与えることにある。
本発明の他の目的はプロセスをより複雑にしないで、一
般に知られている半導体の製造方法を使用してコンタク
ト及び金属線を形成する方法を与えることにある。
Ｄ０問題点を解決するための手段 本発明に従えば、すでに形成された半導体装置にコンタ
クトを形成するための平坦化／絶縁層にによって、自己
整合した金属線及び金属コンタクトを形成する方法が与
えられる。主な処理段階は次のとおりである。
（ａ）絶縁層上にポリイミドの層を付着する。
（ｂ）ポリイミド層上にホトレジスト層を付着する。
（Ｃ）ホトレジスト層中に配線パターンをリソグラフィ
によって両足し、このパターンをポリイミド層中に転写
する。
（ｄ）第２のホトレジスト層を付着する。
（ｅ）第２・のホトレジスト層中にコンタクトのパター
ンをリソグラフィによって両足し、このパターンを絶縁
層中に転写する。
（ｆ）金属層を付着して、コンタクト・スタッドと相互
接続配線にする。
Ｅ、実施例 第３図を参照すると、半導体基板は番号１４で示されて
いる。好ましい実施例では、基板１４はシリコン・ウェ
ハであるが、基板１４はガリウム・アーセナイドもしく
は集積回路を形成するのに通常使用されている他の基板
でよいことは明らかであろう。基板１４中には前もって
、ＦＥＴ）ランジスタもしくはバイポーラ・トランジス
タのような複数の半導体装置（図示せず）が形成されて
いる。これ等の半導体装置の構造及びその製造方法は本
発明には関係なない。
基板１４の上には、ホウリンケイ酸塩ガラス（ＢＰＳＧ
）の平坦化／絶縁層が存在する。平坦化／絶縁層１６の
目的は、後の処理階段で付着される相互接続金属線から
基板１４を絶縁し、又後に付着される金属のための平坦
な表面を与えることにある。表面が平坦であることは、
もろい金属線が容易にひび割れないために重要である。
この平坦性を達成するためには、基板１４の最高点の上
で最小６０００人の厚さが必要である。代替実施例では
、平坦化／絶縁層１６は、ドープドもしくはアンド−ブ
ト酸化シリコン、窒化シリコン、リンケイ塩塩ガラス等
でよい。層１６の付着は通常の大気圧化学蒸着（ＡＰＣ
ＶＤ）もしくは低圧蒸着（ＬＰＧＶＤ）によって行われ
る。
次に、ポリイミドＦｉｌｅが形成される。液体のポリア
ミド酸が基板１４上にスピン付着され、１２０°Ｃで２
０分、２００℃で２０分及び３５０°Ｃで２０分かけて
ベータされる。ポリイミドの最終の厚さは、後に付着す
る相互接続金属線のおおよその厚さ、即ち０．５乃至１
．５ミクロンでなければならない。これに代って、層１
６とはエッチ特性の異なる、スパン・オン・ガラス（ｓ
ｐｕｎ　ｏｎｇｌａｓｓ）もしくは他の有機化合物のよ
うな任意の絶縁体がポリイミドに代って使用できる。
ポリイミド層１８の上には、２．０ミクロンの厚さのポ
ジティブ・ジアゾノボラックもしくは他のポジティブ・
レジストが付着される。ホトレジスト層２０の厚さはポ
リイミド層１日の厚さの約２倍であることが好ましい。
次にホトレジスト層２０は相互接続金属線のパターンが
画定されているマスク（図示せず）を介し、標準の光も
しくはＸ線すソグラフイリ装置を使用して露光される。
露光されたホトレジスト層は０．１７　ＮのＫＯＨ中で
、もしくは他の露光（Ｘ線）技術の場合は対応する溶剤
中で現像されて、ホトレジスト層２０中にトレンチ２２
があけられる。
次にホトレジスト層２０がエツチング・マスクとして使
用され、トレンチ２２のパターンがポリイミドＮ１８に
転写される。この転写は、エツチング気体として酸素を
使用して、反応性イオン・エツチング装置中を遂行され
る。エツチング・パラメータは次の通りである。
エツチング気体−〇□ 圧力−１０ｍトル 電カーフ５０Ｗ 時間−レーザによる終点検出迄の時間＋２０％のオーバ
エッチ時間 このエツチング処理が完了すると、トレンチ２２はホト
レジスト層２０とポリイミドＪｉ１８を通して延びてい
る。ここでホトレジストＮ２０はＮメチルポリピロリド
ンのようなウェット化学溶剤を使用して剥離される。
第４図を参照すると、ポジティブ・ジアゾノボラックで
ある第２のホトレジスト層２４が約１．６乃至２．０ミ
クロンの厚さにスピン付着され、次に９５℃、１５分で
ベータされる。次にホトレジスト層２４は基板１４に付
着されるコンタクトのパターンを存するマスクを介して
、通常の露光装置を使用して露光される。露光に続いて
、ホトレジスト層２４は９５°Ｃで１５分間ベータされ
る。現像後のホトレジスト層２４を第５図に示す。
次に、反応性イオン・エツチング装置中で、コンタクト
・パターンが次のパラメータに従ってポリイミドＮ１８
及び平坦化／絶縁１１６中にエッチされる。
エツチング気体−ＣＨＦ３中に８％の０□を含む 圧力−５０ｍトル 電力−１４００ワツト 時間−終点＋２０％のオーバエツチング時間結果の窓２
６が第５図に示されている。
ホトレジスト層２４は次にウェット化学溶剤を使用して
剥離されている。
第６図を参照すると、コンタクト窓２６がホトレジスト
層２４及びポリイミド層１日をマスクとして平坦化／絶
縁層１６中にエッチされているので、平坦化／絶縁層１
６を通るコンタクトは相互接続金属線のための領域とし
てすでに画定されているトレンチ２２と正確に一致して
いる。このようにして金属線構造に自己整合したコンタ
クトが得られる。
第７図を参照すると、金属層２８が蒸着もしくはスパッ
タリング技術を使用して共形的に付着されている。相互
接続金属材料は、限定されるものではないが、アルミニ
ウム・ポリシリコン、銅、シリコン、チタン、タングス
テン、銀、金、もしくはこれ等の合金もしくは複合体を
含む、このような目的に通常使用されている任意の材料
でよい。
ポリイミドＮ１８上の金属の厚さはコンタクト窓２６の
半径の２１／２倍あることが好ましい。この好ましい実
施例では金属層２８の厚さは１．５ミクロンである。第
７図を参照して明らかなように、金属Ｎ２８はコンタク
ト窓２６を充填してコンタクト・スタッドを形成し、同
じく相互接続金属線が望まれるトレンチ２２も充填して
いる。次に金属層２８は次のパラメータを使用して反応
性イオン・エッチ装置中でポリイミド層１８の表面まで
ブランケット・エツチングされる。
エツチング気体−ＣＬ　−ＢＣｆ。
電力−５００乃至８５０ワツト 時間−レーザもしくは分光光度計による終点時間 この結果の構造を第８図に示す。次にポリイミド層１８
が酸素中で除去されて、第９図に示されたように金属の
構造が残される。この断面に対応する正面図がすでに説
明された第１図である。次の処理段階で絶縁体の付着も
しくは追加の層の形成が行われる。
Ｆ０発明の効果 本発明に従えば、金属線に自己整合したコンタクトを形
成する方法が与えられる。
【図面の簡単な説明】
第１回は、本発明に従って形成された金属線及びコンタ
クトを示す半導体ウェハの正面図である。 第２図は、従来技術に従って形成された金属線及びコン
タクトを示す半導体ウェハの正面図である。 第３図乃至第５図は、本発明の方法に従う種々の処理段
階の半導体段階の断面図である。 第６図は、金属線及びコンタクトの正面図である。 第７図乃至９図は、第５図に続く種々の処理段階の半導
体ウェハの断面図である。 １０・・・コンタクト、１２・・・相互接続金属線、１
４・・・半導体基板、１６・・・平坦化／絶縁層、１８
・・・ポリイミド層、２０・・・ホトレジスト層、２２
・・・トレンチ、２４・・・第２のホトレジスト層、２
６・・・窓、２８・・・金属層、３０．３２・・・金属
構造。

Claims (1)

  1. 【特許請求の範囲】 基板中に複数の半導体装置が形成されている集積回路に
    おいて （イ）上記半導体装置上に絶縁層を付着し、（ロ）上記
    絶縁層上にポリイミド層を付着し、（ハ）上記ポリイミ
    ド層上に第１のホトレジスト層を付着し、 （ニ）上記第１のホトレジスト層中に相互接続配線パタ
    ーンをリソグラフイによつて画定し、 （ホ）上記相互接続配線パターンを上記ポリイミド層に
    転写し、 （ヘ）上記パターン化されたポリイミド層上に第２のホ
    トレジスト層を付着し、 （ト）上記第２のホトレジスト層中に、上記パターン化
    されたポリイミド層に重畳するようにコンタクトのパタ
    ーンをリソグラフイによつて画定し、（チ）上記コンタ
    クトのパターンを上記絶縁層中に転写し、 （リ）相互接続配線層を付着して、上記絶縁層中の上記
    コンタクト・パターン及び上記ポリイミド層中の上記相
    互接続配線パターンを充填する工程を有する、 半導体装置の相互接続方法。
JP1155978A 1988-08-22 1989-06-20 半導体装置の相互接続方法 Pending JPH0282626A (ja)

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US07/234,780 US4855252A (en) 1988-08-22 1988-08-22 Process for making self-aligned contacts
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054615A (ja) * 2007-01-04 2012-03-15 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔアレイ構造及びその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4997789A (en) * 1988-10-31 1991-03-05 Texas Instruments Incorporated Aluminum contact etch mask and etchstop for tungsten etchback
US5868854A (en) 1989-02-27 1999-02-09 Hitachi, Ltd. Method and apparatus for processing samples
US6989228B2 (en) * 1989-02-27 2006-01-24 Hitachi, Ltd Method and apparatus for processing samples
US6077788A (en) * 1989-02-27 2000-06-20 Hitachi, Ltd. Method and apparatus for processing samples
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
GB2278954A (en) * 1993-06-07 1994-12-14 Inmos Ltd Semiconductor device incorporating a contact and manufacture thereof
US6121129A (en) * 1997-01-15 2000-09-19 International Business Machines Corporation Method of contact structure formation
US6121126A (en) * 1998-02-25 2000-09-19 Micron Technologies, Inc. Methods and structures for metal interconnections in integrated circuits
US6143655A (en) * 1998-02-25 2000-11-07 Micron Technology, Inc. Methods and structures for silver interconnections in integrated circuits
US6492694B2 (en) 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
TW410434B (en) * 1998-03-17 2000-11-01 United Microelectronics Corp Structure of multilevel interconnects in semiconductor device and its manufacturing method
US6815303B2 (en) * 1998-04-29 2004-11-09 Micron Technology, Inc. Bipolar transistors with low-resistance emitter contacts
JP2005005370A (ja) * 2003-06-10 2005-01-06 Renesas Technology Corp 半導体装置の配線構造
CN103412423B (zh) * 2013-08-27 2016-05-11 江西合力泰科技有限公司 一种低温印刷钛化硅的工艺

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651827A (en) * 1979-10-05 1981-05-09 Seiko Epson Corp Preparation of semiconductor device
JPS59202636A (ja) * 1983-05-04 1984-11-16 Hitachi Ltd 微細パタ−ン形成方法
JPS62128527A (ja) * 1985-11-29 1987-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
EP0058548B1 (en) * 1981-02-16 1986-08-06 Fujitsu Limited Method of producing mosfet type semiconductor device
US4392298A (en) * 1981-07-27 1983-07-12 Bell Telephone Laboratories, Incorporated Integrated circuit device connection process
JPS5896752A (ja) * 1981-12-03 1983-06-08 Fujitsu Ltd 半導体装置の製造方法
JPS58192350A (ja) * 1982-05-07 1983-11-09 Hitachi Ltd 半導体装置
JPS5955038A (ja) * 1982-09-22 1984-03-29 Fujitsu Ltd 多層配線形成方法
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
FR2542920B1 (fr) * 1983-03-18 1986-06-06 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4700465A (en) * 1984-01-27 1987-10-20 Zoran Corporation Method of selectively making contact structures both with barrier metal and without barrier metal in a single process flow
US4512073A (en) * 1984-02-23 1985-04-23 Rca Corporation Method of forming self-aligned contact openings
JPS60236248A (ja) * 1984-05-09 1985-11-25 Matsushita Electric Ind Co Ltd 多層配線形成方法
JPS60246649A (ja) * 1984-05-22 1985-12-06 Oki Electric Ind Co Ltd 半導体素子の製造方法
US4523976A (en) * 1984-07-02 1985-06-18 Motorola, Inc. Method for forming semiconductor devices
US4797375A (en) * 1984-10-05 1989-01-10 Honeywell Inc. Fabrication of metal interconnect for semiconductor device
JPS6194345A (ja) * 1984-10-15 1986-05-13 Sumitomo Electric Ind Ltd 集積回路の配線方法
JPS61187346A (ja) * 1985-02-15 1986-08-21 Hitachi Ltd 絶縁膜構造および半導体装置
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4661204A (en) * 1985-10-25 1987-04-28 Tandem Computers Inc. Method for forming vertical interconnects in polyimide insulating layers
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5651827A (en) * 1979-10-05 1981-05-09 Seiko Epson Corp Preparation of semiconductor device
JPS59202636A (ja) * 1983-05-04 1984-11-16 Hitachi Ltd 微細パタ−ン形成方法
JPS62128527A (ja) * 1985-11-29 1987-06-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054615A (ja) * 2007-01-04 2012-03-15 Beijing Boe Optoelectronics Technology Co Ltd Ｔｆｔアレイ構造及びその製造方法

Also Published As

Publication number Publication date
EP0355339A3 (en) 1990-03-21
US4855252A (en) 1989-08-08
EP0355339A2 (en) 1990-02-28

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