JPH0575455A - 低電力電源状態におけるデジタル−アナログコンバータのシヤツトダウン - Google Patents

低電力電源状態におけるデジタル−アナログコンバータのシヤツトダウン

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JPH0575455A
JPH0575455A JP3856892A JP3856892A JPH0575455A JP H0575455 A JPH0575455 A JP H0575455A JP 3856892 A JP3856892 A JP 3856892A JP 3856892 A JP3856892 A JP 3856892A JP H0575455 A JPH0575455 A JP H0575455A
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signal
analog
analog converter
power supply
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JP3856892A
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Navdeep S Sooch
シング スーク ナブデイープ
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Crystal Semiconductor Corp
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Crystal Semiconductor Corp
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/24—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/66—Digital/analogue converters

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  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】 【目的】 本発明は、低電力状態のもとで作動するデジ
タル−アナログコンバータを提供する。 【構成】 本発明のデジタル−アナログコンバータは、
低および高電圧電源からの２つの入力電圧を受ける低電
力電源検出回路（２０）を有する。この検出回路は低電
力電源状態を表わす制御信号をライン（３８）上に出力
する。コンバータの出力段（２６）のアナログ出力はス
イッチ（２８）を介してアナログ出力端子（３０）に接
続されている。通常作動モードでは、このスイッチ（２
８）がこの出力段をアナログ出力端子へ接続する。低電
力モードでは、電源電圧の所定のしきい値以下への低下
に応答して検出回路が制御信号を発生し、スイッチ（２
８）を開くと共にシャントスイッチ（３２）を閉じてア
ナログ出力を接地する。低電力状態のもとで出力段（２
６）の電力を低下させてもよい。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的にデジタル−アナ
ログコンバータに関し、さらに詳細には既知の低電力状
態を検出して出力の電力を低下させるデジタル−アナロ
グコンバータに関する。
【０００２】
【従来の技術】デジタル−アナログコンバータ（ＤＡ
Ｃ）には種々の用途があるが、一般的に、電力上昇及び
電力低下時にこのＤＡＣの出力を好ましくは０ボルトで
ある既知の電圧に保持する必要がある。オーディオの用
途における特別なケースとして、電力上昇及び電力低下
時にＤＡＣからの望ましくない出力によりグリック雑音
やポンという音がすることがある。さらに、工業用の用
途では、電力の変動時に弁がランダムに開閉して操作環
境が悪くなる場合がある。このような欠点に鑑みて、低
電力状態のもとで作動可能であり、また電力上昇及び電
力低下状態を許容してこれらの状態下で確実に適性動作
する集積回路ＤＡＣに対する要望が存在する。
【０００３】
【発明が解決しようとする課題】本発明は、低電力状態
のもとで作動する一体型デジタル−アナログコンバータ
を提供する。このコンバータは電源電圧を受ける供給電
源端子を有する。またデジタル入力端子がデジタル信号
を受け、アナログ端子がアナログ出力信号を出力する。
受電した電源信号で作動するＤＡＣ回路がデジタル入力
信号をアナログ出力信号へ変換する。アナログ出力信号
はインターフェース回路によりアナログ出力端子とイン
ターフェースされる。電源が所定のしきい値以下に低下
するのを検出する低電力電源検出回路が設けられてい
る。この低電力電源検出回路は低電力状態に応答して制
御信号を発生するよう作動する。この制御信号の発生に
応答して制御回路が内部アナログ出力を出力端子から隔
離する。
【０００４】本発明の第２の特徴によれば、この制御回
路はＤＡＣの出力をアナログ出力端子から切り離すよう
に作動可能である。そして、この出力端子を内部信号レ
ベルに接続するシャントスイッチが設けられており、こ
の内部信号レベルはアース電位である。
【０００５】本発明のさらに別の実施例によれば、ＤＡ
Ｃ回路は出力段を有する。この出力段は強制的に高出力
インピーダンス状態にされ、その後アナログ出力信号が
アースに接続される。
【０００６】以下、添付図面を参照して本発明を実施例
につき詳細に説明する。
【０００７】
【実施例】図１は、低ノイズ／低ひずみスイッチトキャ
パシタ／連続時間フィルタを用いるデジタル−アナログ
コンバータの全体ブロック図である。ｎビットデジタル
入力信号がインターポレーションフィルタ１１の入力へ
加えられ、このフィルタの出力がデジタル変調器１０へ
入力される。この変調器はｎビットの入力信号をｎより
も小さいｍビットのデジタル出力へ変換する。好ましい
実施例において、このデジタル変調器１０は、ｎビット
のデジタルワードをｍビットのデジタル出力へ効果的に
変換するデルタ−シグマデジタル変調器を用いるオーバ
ーサンプリング／ノイズシェーピング回路よりなる。好
ましい実施例のｍは１に等しい。しかしながら、多ビッ
ト出力のデジタル変調器を用いることも可能である。
【０００８】この好ましい実施例ではデルタ−シグマ変
調器を用いているが、ｎビットデジタルワードをアナロ
グ出力電圧へ変換する任意タイプのデジタル−アナログ
コンバータを使用可能なことが理解されるであろう。デ
ルタ−シグマ変調器はその低レベル性能が素晴らしく且
つその低差分非線形性が優れているという理由で用いら
れる。このデジタル変調器１０の一般的な動作は当該技
術分野において知られている。しかしながら、多ビット
出力のデジタル変調器を利用できることはいうまでもな
い。
【０００９】デジタル変調器１０の１ビットデジタル信
号流は４次スイッチトキャパシタ・ローパスフィルタ１
２へ入力される。このフィルタ１２は１ビットのＤＡＣ
が入力に一体化されたButterworth 型フィルタである。
フィルタ１２の出力はスイッチトキャパシタ／連続時間
バッファ回路１４へ接続されるが、このバッファ回路は
フィルタ１２のスイッチトキャパシタ出力を比較的低い
ひずみで連続時間フォーマットへ変換する。次いでこの
出力は高インピーダンス、低ひずみ単位利得バッファ１
６へ入力され、このバッファの出力が能動ＲＣローパス
フィルタ１８へ入力される。この能動ＲＣローパスフィ
ルタ１８の出力は図１のデジタル−アナログコンバータ
全体の低インピーダンスアナログ出力を形成する。
【００１０】低電力電源検出回路２０が設けられてお
り、この入力に電源電圧ＶＤＤＡ及びＶＳＳＡ、即ち高
電源電圧と低電源電圧がそれぞれ入力される。低電力電
源検出回路の出力はローパスフィルタ１８のＤＡＣの出
力段に接続されている。しかしながら、アナログ出力上
の出力信号を制御するためには制御ノードとしてＤＡＣ
の任意の内部ノードを用いることが可能である。低電力
電源検出回路２０はＶＤＤＡまたはＶＳＳＡのいずれか
が所定のしきい値になるのを感知するよう能力を有す
る。電圧ＶＤＤＡが正の電源電圧であり、電圧ＶＳＳＡ
が負の５ボルト電源電圧である典型的な５ボルトシステ
ムでは、そのしきい値はほぼ３ボルトに設定されてい
る。しかしながら、所望のごとく任意のしきい値に設定
することが可能である。電源電圧がそれぞれのしきい値
よりも低い値になると、低電力電源検出回路２０の出力
に制御信号が発生する。制御信号が発生すると、出力が
強制的に０ボルトレベル或いは任意の所定の電圧レベル
へ変化される。これについては以下においてさらに詳し
く述べる。
【００１１】図２は出力制御回路の一実施例を示すブロ
ック図である。デジタル入力が入力端子２２へ加えられ
るが、この端子はＤＡＣ動作を表わすブロック２４への
入力用として設けられている。ＤＡＣ２４の出力は出力
段２６へ入力され、この出力は直列スイッチ２８の一方
の側に接続されている。この直列スイッチ２８のもう一
方の側はアナログ出力電圧を与える出力端子３０に接続
されている。さらに、出力端子３０とアースとの間にシ
ャントスイッチ３２が接続されている。これらのスイッ
チ２８，３２は、スイッチ２８が閉位置にあるときはス
イッチ３２が開いており、スイッチ２８が開位置にある
ときはスイッチ３２が閉じるように協働動作する。
【００１２】負の電源電圧は電源端子３４へ、また正の
電源電圧は正の電源端子３６へ印加される。これらの端
子３４，３６は給電のためＤＡＣへ接続されている。さ
らに、これらの端子３４，３６は制御ライン３８上に出
力を発生する低電力電源検出回路２０に接続されてい
る。このライン３８上の出力はスイッチ２８の制御入力
へ直接接続され、またインバータ回路４０を介してスイ
ッチ３２の制御入力へも出力される。
【００１３】動作について説明すると、図２の制御回路
は通常動作時、出力段２６が出力端子３０に接続される
ようスイッチ２８を閉位置に維持する。しかしながら、
低電力電源状態が検出されると、スイッチ２８が開くと
共にスイッチ３２が閉じる。これを「スケルチ」動作と
呼ぶ。
【００１４】図２の実施例では、スイッチ２８の非線形
性がＤＡＣの非線形性に寄与する。図２ａはスイッチ２
８による非線形性を著しく減少させる出力段２６とスイ
ッチ２８との実施例を詳細に示したものである。出力段
２６は２つの段、即ち出力段２６´及びその前段２９よ
りなる。スイッチ２８´はスイッチ２８に対応する。そ
の前段の増幅器２９の正の入力はアースに接続され、負
の入力は抵抗３１を介してさらに前の段に接続されてい
る。フィードバック抵抗３３の一方の側が前段２９の負
の入力へ、またもう一方の側が出力段２６の出力とは反
対側のスイッチ２８の側の出力端子へ接続されている。
スイッチ２８´はこのフィードバックループの内側にあ
るため、その非線形性がこのループの開ループ利得によ
り減少する。
【００１５】図３は本発明の別の実施例を示す。図３の
実施例において、ライン３８上の低電力電源検出回路２
０の出力は出力段２６へ直接入力されてこの出力段２６
を制御し、低電力電源状態が存在すると高出力インピー
ダンス状態で作動させる。図２の実施例の場合のよう
に、このスイッチ３２は出力端子３０を強制的に所定の
電圧レベルへ変化させる。
【００１６】図４は、低電力電源検出回路２０の論理図
である。電圧ＶＤＤＡが抵抗４４、４６により構成され
た分圧器へ入力される。抵抗４４と４６の間の中間点の
タップはコンパレータ４８の負の入力へ接続され、また
このコンパレータの正の入力は正の基準電圧ＶＲＥＦ＋
に接続されている。コンパレータ４８の出力は２つの入
力を持つＯＲゲート５０の一方の入力へ入力される。同
様に、電圧ＶＳＳＡは２つの抵抗５２，５４よりなる分
圧器に印加され、この分圧器の中間点であるタップがコ
ンパレータ５６の正の入力に接続されている。このコン
パレータの負の入力は負の基準電圧ＶＲＥＦ−に接続さ
れている。コンパレータ５６の出力はＯＲゲート５０の
もう一方の入力に接続されている。このＯＲゲート５０
がライン３８上の出力を与える。
【００１７】図５は、図２ａの実施例に対応する増幅器
出力段を示す概略図である。この出力段は低電力状態の
もとで出力端子３０から隔離される。Ｐチャンネルトラ
ンジスタ６０はノード６２への定電流源を構成し、この
トランジスタのゲートはバイアス電圧に、またソース−
ドレインパスはノード６２とＶＤＤＡとの間に接続され
ている。ソースフォロワトランジスタ６４のソース−ド
レインパスはノード６２と出力ノード６６との間に接続
され、そのゲートは出力段の入力電圧ＶＩＮに接続され
ている。Ｎチャンネルトランジスタ６８はソース−ドレ
インパスがノード６６とＶＳＳＡとの間に、またゲート
がバイアス電圧に接続されている。これらのトランジス
タ６０及び６８はともに別個の定電流源を構成する。
【００１８】Ｐチャンネルトランジスタ７０はソース−
ドレインパスが電圧ＶＤＤＡとノード７２との間に接続
されて電流源を構成する。Ｎチャンネルトランジスタ７
４はソース−ドレインパスがノード７２と電圧ＶＳＳＡ
との間に接続され、そのゲートはＮチャンネルトランジ
スタ７６のゲートに接続されている。トランジスタ７６
のソースはＶＳＳＡに、またゲートとドレインはノード
７８に接続されている。したがってトランジスタ７４は
トランジスタ７６と鏡像関係にある。
【００１９】Ｐチャンネルトランジスタ８０のドレイン
はノード７８へ、またソースはバイポーラトランジスタ
８２のエミッタへ接続されている。このトランジスタ８
０のゲートは信号ＡＢバイアスに接続されている。バイ
ポーラトランジスタ８２のベースはトランジスタ７０の
ゲートとノード６２とに接続されている。トランジスタ
８０，８２は、トランジスタ８２がトランジスタ８０の
ソースを低インピーダンス制御するフィードバック回路
を構成する。ノード６６はスイッチ８４を介してノード
７２へ接続されている。同様に、ノード６６はスイッチ
８８を介してノード８６に接続されている。またノード
８６もスイッチ９０を介してノード７２に接続されてい
る。ノード８６は負荷抵抗９２の一方の側に接続される
とともにスイッチ９４を介してアースに接続されてい
る。
【００２０】動作について説明すると、スイッチ８４，
９４への制御入力へはスケルチ信号であり、スイッチ８
８，９０への制御入力はこのスケルチ信号の逆数の反転
スケルチ入力である。したがって、１つのモード、即ち
スケルチモードでは、スイッチ８４と９４は閉位置にあ
ってノード６６をノード７２と短絡すると共にノード８
６を接地する。通常の動作モードでは、スイッチ８４と
９４とは開位置にあるが、スイッチ８８と９０は閉位置
にあってノード６６をノード７２とノード８６へ接続し
ている。
【００２１】バイポーラトランジスタ８２は、トランス
コンダクタンスが大きくバックゲート問題がないためＮ
チャンネルトランジスタの代わりに用いられている。ト
ランジスタ７０，７４のバイアス電流はＡＢバイアス信
号により制御されるが、この信号はトランジスタ８０の
ゲートバイアスを与える。信号動作はノード６２の電圧
へのトランジスタ７０のゲート電位フィードバック制御
による。トランジスタ７０のゲート電位が低下すると、
トランジスタ７０を流れる電流が増加して出力ノード６
６へ電流を供給する。同時に、トランジスタ８０のゲー
ト−ソース間電圧が減少し、これが鏡像関係にあるトラ
ンジスタ７４，７６の電流を減少させる。ノード６２に
おけるトランジスタ７０のゲート電位が増加すると、ト
ランジスタ７０の電流が減少するとともにトランジスタ
８０と、鏡像関係にあるトランジスタ７４，７６の電流
が増加してスイッチ８４を介し負荷電流をシンクさせ
る。トランジスタ７０，７４はそれらの作動バイアス電
流よりも多くの負荷電流ＩＬを供給しシンクさせること
ができるためＡＢ級動作であることに注意されたい。
【００２２】図６は、出力段２６の電力を低下させる本
発明の別の実施例の概略図である。この出力段は従来型
の構成で、ソース−ドレインパスを電圧ＶＤＤＡと電圧
出力端子１０４との間に接続した電流源Ｐチャンネルト
ランジスタ１０２を用いている。Ｎチャンネルトランジ
スタ１０６はソース−ドレインパスが出力ノード１０４
と電圧ＶＳＳＡとの間に接続されている。トランジスタ
１０２の電流はスイッチ１０８，１１０及びバイアス電
圧により制御される。スイッチ１０８はトランジスタ１
０２のゲートと電圧ＶＤＤＡとの間に接続されてスケル
チ信号により制御される。スイッチ１１０はトランジス
タ１０２のゲートと信号ＢＩＡＳとの間に接続されて、
反転スケルチ信号により制御される。同様に、トランジ
スタ１０６は２つのスイッチ１１２，１１４により制御
される。スイッチ１１２はトランジスタ１０６のゲート
とＶＳＳＡとの間に接続されてスケルチ信号により制御
され、スイッチ１１４はトランジスタ１０６のゲートに
接続される。またこの出力段及びスイッチ１１４への入
力信号は反転スケルチ信号により制御される。動作につ
いて説明すると、スイッチ１０８及び１１２は通常動作
時には開位置にあり、スイッチ１１０，１１４は閉位置
にある。電力低下時では、スイッチ１１０，１１４は開
位置に、またスイッチ１０８，１１２は閉位置にある。
【００２３】要約すると、本発明は低電力電源状態を検
出して低電力動作時ＤＡＣの内部出力をＤＡＣのアナロ
グ出力端子から隔離する回路を用いたＤＡＣの電力低下
制御回路を提供する。さらに、低電力動作時ＤＡＣの出
力端子を強制的に所定の電圧レベルへ変化させる回路を
設けてある。また好ましい実施例の回路はスイッチを開
いてＤＡＣの出力をアナログ出力端子から切り離す。
【図面の簡単な説明】
【図１】図１は、出力ローパスフィルタ段へ低電力電源
検出回路を接続したＤＡＣのブロック図を示す。
【図２】図２は、低電力電源検出回路が出力段に接続し
た出力スイッチを制御する本発明の一実施例を示すブロ
ック図である。
【図３】図３は、低電力電源検出回路が出力段を制御し
て出力段の電力を低下させこれにより出力低下動作を行
わせる本発明の別の実施例を示す。
【図４】図４は、低電力電源検出回路の論理図である。
【図５】図５は、出力段の概略図である。
【図６】図６は、電力低下手段を有する出力段の概略図
である。
【符号の説明】
１０ デジタル変調器 １１ インターポレーション・フィルタ １２ スイッチトキャパシタ・ローパスフィルタ １４ スイッチトキャパシタ／連続時間バッファ回路 １６ 単位利得バッファ １８ 能動ＲＣローパスフィルタ ２０ 低電力電源検出回路 ２２ 入力端子 ２４ ＤＡＣ ２６ 出力段 ３０ 出力端子 ３４ 負の電源端子 ３６ 正の電源端子

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 低電力状態のもとで作動する一体型デジ
    タル−アナログコンバータであって、 供給電源電圧を受ける供給電源端子と、 デジタル入力信号を受けるデジタル入力端子と、 アナログ出力信号を出力するアナログ出力端子と、 供給電源端子への電源電圧入力により作動してデジタル
    入力信号をアナログ出力信号へ変換するデジタル−アナ
    ログコンバータ回路と、 デジタル−アナログコンバータ回路のアナログ出力信号
    をアナログ出力端子へ接続するインターフェース回路
    と、 供給電源端子の電源電圧が所定のしきい値以下に低下す
    るのを検出して制御信号を発生する低電力電源検出回路
    と、 低電力電源検出回路による制御信号の発生に応答してデ
    ジタル−アナログコンバータ回路の信号出力をアナログ
    出力端子から隔離する制御回路とよりなることを特徴と
    するデジタル−アナログコンバータ。
  2. 【請求項２】 前記インターフェース回路がデジタル−
    アナログコンバータ回路の出力とアナログ出力端子との
    間に接続したスイッチよりなり、前記制御回路が制御信
    号が発生れないときはこのスイッチを閉位置に制御し、
    また制御信号が発生すると開位置に制御するよう作動可
    能なことを特徴とする請求項１に記載のデジタル−アナ
    ログコンバータ。
  3. 【請求項３】 アナログ出力端子と所定の基準信号レベ
    ルとの間に接続したシャントスイッチをさらに備え、こ
    のシャントスイッチが制御信号が存在するときは閉位置
    に、また制御信号が存在しないときは開位置にあるよう
    に制御信号により制御されることを特徴とする請求項２
    に記載のデジタル−アナログコンバータ。
  4. 【請求項４】 前記制御回路がアナログ出力端子と所定
    の基準信号との間に接続したシャントスイッチよりな
    り、制御信号が存在するときはこのシャントスイッチを
    閉位置に、また制御信号が存在しないときは開位置にす
    るよう作動可能なことを特徴とする請求項１に記載のデ
    ジタル−アナログコンバータ。
  5. 【請求項５】 前記制御回路が、制御信号の発生に応答
    してインターフェース回路によりデジタル−アナログコ
    ンバータ回路の出力をアナログ出力ターミナルから切り
    離し、また制御信号の発生に応答してアナログ出力端子
    を内部基準信号に接続するよう作動可能なことを特徴と
    する請求項１に記載のデジタル−アナログコンバータ。
  6. 【請求項６】 前記デジタル−アナログコンバータ回路
    が出力段を有し、前記制御回路が出力段の出力インピー
    ダンスを高インピーダンスレベルへ増加させるよう作動
    可能なことを特徴とする請求項１に記載のデジタル−ア
    ナログコンバータ。
  7. 【請求項７】 アナログ出力端子と所定の基準信号レベ
    ルとの間に接続したシャントスイッチをさらに備え、こ
    のシャントスイッチが制御信号が存在するときは閉位置
    に、また制御信号が存在しないときは開位置にあるよう
    に制御信号により制御されることを特徴とする請求項６
    に記載のデジタル−アナログコンバータ。
  8. 【請求項８】 前記デジタル−アナログコンバータ回路
    が、 デジタル入力端子で受けたｎビットデジタル入力信号を
    ｎよりも小さいｍビットデジタル出力信号へ変換するデ
    ルタ−シグマデジタル変調器と、 ｍビットデジタル信号をアナログ信号へ変換するｍビッ
    トデジタル−アナログコンバータと、 アナログ信号をフィルタリングするローパスフィルタと
    よりなることを特徴とする請求項１に記載のデジタル−
    アナログコンバータ。
  9. 【請求項９】 前記制御回路がアナログ出力端子へ送ら
    れる信号を強制的に所定のアナログ出力信号へ変化させ
    るよう作動可能なことを特徴とする請求項１に記載のデ
    ジタル−アナログコンバータ。
  10. 【請求項１０】 前記デジタル−アナログコンバータ回
    路が出力段を有し、前記制御回路が出力段の出力インピ
    ーダンスを高インピーダンスレベルへ増加させるよう作
    動可能なことを特徴とする請求項９に記載のデジタル−
    アナログコンバータ。
  11. 【請求項１１】 低電力状態のもとで作動させるための
    一体型デジタル−アナログコンバータであって、 供給電源電圧を受ける供給電源端子と、 デジタル入力信号を受けるデジタル入力端子と、 アナログ出力信号を出力するアナログ出力端子と、 供給電源端子への電源電圧入力により作動してデジタル
    入力信号をアナログ出力信号へ変換するデジタル−アナ
    ログコンバータ回路と、 デジタル−アナログコンバータ回路のアナログ出力信号
    をアナログ出力端子へ接続するインターフェース回路
    と、 供給電源端子の電源電圧が所定のしきい値以下に低下す
    るのを検出して制御信号を発生する低電力電源検出回路
    と、 低電力電源検出回路による制御信号の発生に応答してア
    ナログ出力端子からのデジタル−アナログコンバータ回
    路の信号出力を所定の信号レベルへ強制的に変化させる
    制御回路とよりなることを特徴とするデジタル−アナロ
    グコンバータ。
  12. 【請求項１２】 アナログ出力端子と所定の基準信号レ
    ベルとの間に接続したシャントスイッチをさらに備え、
    このシャントスイッチが制御信号が存在するときは閉位
    置に、また制御信号が存在しないときは開位置にあるよ
    う制御信号により制御されることを特徴とする請求項１
    １に記載のデジタル−アナログコンバータ。
  13. 【請求項１３】 前記所定の基準信号が内部基準信号で
    あることを特徴とする請求項１２に記載のデジタル−ア
    ナログコンバータ。
  14. 【請求項１４】 前記の内部基準信号がアース電位であ
    ることを特徴とする請求項１３に記載のデジタル−アナ
    ログコンバータ。
  15. 【請求項１５】 低電力状態でデジタル−アナログコン
    バータを作動させる方法であって、 供給電源端子で外部の電源電圧を受け、 デジタル入力端子でデジタル入力信号を受け、 電源電圧で作動するデジタル−アナログコンバータによ
    りデジタル入力信号をアナログ出力信号へ変換し、 アナログ出力信号をアナログ出力端子へインターフェー
    スし、 低電力電源状態を検出して制御信号を発生し、 制御信号の発生に応答してアナログ出力端子をデジタル
    −アナログコンバータの出力から隔離するステップより
    なることを特徴とする方法。
  16. 【請求項１６】 前記隔離ステップがデジタル−アナロ
    グコンバータのアナログ出力をアナログ出力端子から切
    り離すステップよりなることを特徴とする請求項１５に
    記載の方法。
  17. 【請求項１７】 制御信号の発生に応答してアナログ出
    力端子を内部基準信号へ接続するステップをさらに含む
    ことを特徴とする請求項１６に記載の方法。
  18. 【請求項１８】 前記隔離ステップが制御信号の発生に
    応答して閉位置で作動しアナログ出力端子を内部信号に
    接続するスイッチを提供することを含むことを特徴とす
    る請求項１５に記載の方法。
  19. 【請求項１９】 前記隔離ステップがデジタル−アナロ
    グコンバータの出力をアナログ出力端子から切り離し、
    アナログ出力端子を内部信号へ接続するステップよりな
    ることを特徴とする請求項１５に記載の方法。
  20. 【請求項２０】 前記デジタル−アナログコンバータ回
    路が出力段を有し、前記隔離ステップが出力段の電力を
    低下させてその出力インピーダンスを増加させるステッ
    プを含むことを特徴とする請求項１５に記載の方法。
  21. 【請求項２１】 出力段の電力が低下するとアナログ出
    力端子を内部基準電圧に接続するステップをさらに含む
    ことを特徴とする請求項２０に記載の方法。
  22. 【請求項２２】 デジタル信号をアナログ出力信号へ変
    換する前記ステップが、 ｎビットデジタル入力信号を受け、 デルタ−シグマデジタル変調器によりｎビットデジタル
    入力信号をｍビットデジタル信号へ変換し、 ｍビットデジタル−アナログコンバータによりｍビット
    デジタル信号をアナログ信号へ変換し、 ｍビットデジタル−アナログコンバータの出力をフィル
    タリングしてアナログ出力信号を発生させるステップよ
    りなることを特徴とする請求項１５に記載の方法。
  23. 【請求項２３】 低電力状態でデジタル−アナログコン
    バータを作動させる方法であって、 供給電源端子で外部の電源電圧を受け、 デジタル入力端子でデジタル入力信号を受け、 電源電圧で作動するデジタル−アナログコンバータによ
    りデジタル入力信号をアナログ出力信号に変換し、 アナログ出力信号をアナログ出力端子へインターフェー
    スし、 低電力電源状態を検出して制御信号を発生し、 制御信号の発生に応答してアナログ出力端子の信号を所
    定の信号レベルへ強制的に変化させるステップよりなる
    ことを特徴とする方法。
  24. 【請求項２４】 前記強制ステップが制御信号の発生に
    応答してアナログ出力端子を内部基準信号へ接続するス
    テップよりなることを特徴とする請求項２３に記載の方
    法。
  25. 【請求項２５】 前記強制ステップが制御信号の発生に
    応答して閉位置で作動しアナログ出力端子を内部信号に
    接続するスイッチを提供するステップよりなることを特
    徴とする請求項２３に記載の方法。
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