JPH0575459A - テスト回路を有するａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】Ａ／Ｄ変換器の比較器を高速でテストする。こ
のテスト装置は、集積されたＡ／Ｄ変換器の半導体チッ
プ上に設ける。 【構成】基準電圧は入力端子ＶＴ，ＶＢに供給され、抵
抗ラダーの種々のステップによって、特定の基準電圧Ｖ
Ｒが与えられる。アナログ入力は信号入力端子ＶＸによ
って、複数の比較器１０に供給される。生産上受入加能
な最小の限度から最高の限度までの電圧の範囲で段階を
設けた可変電圧ソースを信号入力端子に与えてテストす
る。ＶＸ≧ＶＲを認識して（１）の出力を発生する比較
器のみが、ＮＯＲゲート７０の並列のＦＥＴの１つをオ
ンにし、出力７４に対する電流に寄与する。ＶＸ≦ＶＲ
を認識して、（０）出力を発生する比較器のみが、出力
７６に対する電流に寄与する。出力電流を監視して、比
較器１０の状態を判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト回路を有するア
ナログ／ディジタル（Ａ／Ｄ）変換器に関し、更に詳し
くは、集積回路上のＡ／Ｄ変換器をテストする高速の装
置と方法に関する。

【０００２】

【従来の技術】フラッシュＡ／Ｄ変換器、セミフラッシ
ュＡ／Ｄ変換器、並列シーケンスＡ／Ｄ変換器、および
その他の種類のＡ／Ｄ変換器は、多数のマッチングした
比較器を有し、この数は、システム内のビット数および
システムの構造によって固定されている。８ビットのフ
ラッシュＡ／Ｄ変換器の場合、マッチングした比較器の
数は２５６個である。

【０００３】変換器の性能を保証するため、この変換器
内の全ての比較器はテストしなければならない。通常、
Ａ／Ｄ変換器は幾つかの方法によってテストすることが
できるが、これらの方法の全ては、変換器内の各比較器
に対して複数のテスト・ステップを必要とする。もしこ
の変換器に対して最下位ビット（ＬＳＢ）に０．０５の
解像度が必要であれば、各比較器のテスト・ステップが
２０になる。したがって、変換器を完全にテストするた
めに必要なステップ数は５１２０になる。もし、例え
ば、１つのテスト・ステップに対して１ミリ秒が必要で
あれば、この変換器のテストを完了するのに必要な合計
時間は５．１秒になる。大量生産の場合、このテスト時
間は非常に長い。このテスト時間を削減することが、生
産コストの低減にとって鍵になる。

【０００４】本発明の１つの目的は、アナログ／ディジ
タル変換器用の新規で改良されたテスト装置と方法を提
供することである。

【０００５】本発明の他の目的は、従来の方法よりも実
質的に高速である新規で改良されたテスト装置と方法を
提供することである。

【０００６】本発明の他の目的は、集積されたアナログ
／ディジタル変換器の半導体チップ上に新規で改良され
たテスト装置を設けることであり、この装置はこのアナ
ログ／ディジタル変換器を高速でテストするために使用
することができる。

【０００７】

【課題を解決するための手段】これらおよびその他の目
的は、テスト装置を有するアナログ／ディジタル変換器
によって実現され、このテスト装置は、基準電圧ラダ
ー，各々が通常および反転出力端子を有する複数のマッ
チングした比較器，これらの比較器の全ての通常出力端
子に接続された第１論理回路，これらの比較器の全ての
反転出力端子に接続された第２論理回路，および所定の
入力信号がこれらの比較器に印加されると、第１および
第２論理回路の各々からの電流出力を監視する装置にょ
って構成される。

【０００８】

【実施例】図１は、本発明の装置を部分的に具現化する
アナログ／ディジタル（Ａ／Ｄ）変換器の集積回路の概
略図を示し、これらの部分は１つの半導体チップ上に含
まれている。この特定の実施例ではＡ／Ｄ変換器はフラ
ッシュ型であるが、並列シーケンス型のような他の型も
使用することができることを当業者は理解する。

【０００９】図１のＡ／Ｄ変換器には、一般的に１０で
示され通常の方法で優先エンコーダ４０と２進エンコー
ダ５０に接続された複数の比較器が含まれる。アナログ
入力は入力端子ＶX によってこれらの比較器１０の各々
の１つの端子に供給される。基準電圧は入力端子ＶT と
ＶB に供給され、これらの端子は抵抗ラダー６０の両端
に位置する。抵抗ラダーの両端に接続された基準電圧に
よって電圧ラダーが設けられ、この電圧ラダーの種々の
ステップによって、複数の特定の基準電圧ＶRが与えら
れ、これらの基準電圧は比較器１０の各々の第２入力に
接続される。

【００１０】図２は、特に代表的な２段チョッパー型電
圧比較器を示す。電圧比較器１０の第１段１２は、イン
バータ１４とこのインバータ１４の入力に接続されたカ
ップリング・コンデンサ１６を有する。トランスミッシ
ョン・ゲート・スイッチ１８はインバータ１４の出力か
ら入力に接続されている。コンデンサ１６の一方の端子
はインバータ１４の入力に接続され、他方の端子は第１
段１２の比較器の入力ノード１９に接続されている。ト
ランスミッション・ゲート・スイッチ２０はノード１９
と信号入力端子２１との間に接続されている。トランス
ミッション・ゲート・スイッチ２２はノード１９と基準
電圧（ＶR ）入力端子２３との間に接続されている。

【００１１】比較器１０は第２段２５を有し、これはイ
ンバータ２７とこのインバータ２７の入力に接続された
カップリング・コンデンサー２９を有する。トランスミ
ッション・ゲート・スイッチ３０はインバータ２５の出
力から入力に接続されている。コンデンサー２９の一方
の端子はインバータ２７の入力に接続され、他方の端子
は第２段２５の比較器入力のノード３１に接続されてい
る。もし出力信号を更に増幅する希望があれば、電圧比
較器１０は第２段２５と直列に接続された別のインバー
タ３３，３４を有してもよい。最終の、すなわち通常な
（ｎｏｒｍａｌ）出力信号は出力端子３６で入手可能で
あり、反転出力は出力端子３５で入手可能である。

【００１２】電圧比較器１０の動作において、スイッチ
１８，２０，３０は閉となり、一方スイッチ２２は開の
ままである。入力端子２１の未知の信号電圧（ＶX ）が
電圧比較器１０に供給され（サンプリングされ）、段１
２，２５はこれらのトグル点に自動的にゼロにされる。
すなわち、スイッチ１８，３０が閉となり、その結果、
第１段１２と第２段２５は未知の信号電圧（ＶX ）でゼ
ロとなり、これは別の動作に対するトグル点である。次
に、スイッチ１８，２０，３０が開となり、スイッチ２
２は閉となり、これによって入力端子２３の基準電圧
（ＶR ）がノード１９に供給される。段１２，２５はそ
れらのトグル点にあるため、もし基準電圧（ＶR ）が未
知の信号電圧（ＶX ）よりも大きければ、段１２，２５
は第１方向にトグルされ、１の出力、すなわちこの例で
は正の出力が出力３６で入手可能になり、一方ゼロの電
位の信号すなわちアース電位の信号が出力端子３５で入
手可能になる。もし基準電圧が未知の信号電圧未満であ
れば、段１２，２５は第２方向にトグルされ、ゼロが出
力３６で入手可能になり、一方１が出力端子３５で入手
可能になる。インバータ１４，２７が動作して若干の信
号利得を与え、１つの段は１２．５のオーダになり、２
つの段は約１２０になる。したがって、未知の信号電圧
と基準電圧との間の比較は電圧比較器１０によって行わ
れ、要求されている信号利得の合計によって、使用され
ている段の数が決められる。

【００１３】上で説明した動作は正しいが、例えこれら
の比較器１０が同じ半導体チップ上に形成され、マッチ
ングしていても、各比較器１０は若干異なった特性を有
していることが理解できる。これらの潜在的な差のた
め、通常製造上の限度が指定されている。これらの使用
には、比較器が出力を発生する場合のＶx≧ＶR および
ＶX ≦ＶR に対する限度が含まれている。したがって、
各比較器１０に対してテストを行い、それが製造上の限
度内に入っているかどうかを判定しなければならない。
もし集積回路内の１つの比較器が特定の限度内に入って
いなければ、その集積回路は廃棄しなければならない。
集積回路内に含まれているテスト装置および以下で説明
する手順によって、最小の段数で集積回路内の各比較器
１０を完全にテストすることができる。

【００１４】比較器１０の全ての通常の出力端子３６は
論理回路の入力に接続され、この論理回路は本実施例で
はＮＯＲゲート７０であり、これは各比較器１０の通常
の出力に対して別の入力を有している。前に説明した例
では、８ビットの変換器は２５５個の比較器を必要とし
この例ではＮＯＲゲート７０は２５５個の入力を有して
いる。同様に、比較器１０の各々の反転出力端子３５は
他の論理回路７２の別の入力に接続されている。

【００１５】本実施例では、ＮＯＲゲート７０，７２の
各々は、図３に示すように、並列に接続された複数の電
解効果トランジスタ（ＦＥＴ）７８を有している。ＦＥ
Ｔ７８は、各々実際には論理回路の出力である外部電源
に接続されたドレインと本実施例ではアースである基準
電位に接続されたソースを有している。ＮＯＲゲート７
０，７２および比較器１０に対する接続部は集積回路に
含まれ、ＮＯＲゲート７０，７２の出力はそれぞれ集積
回路の出力端子７４，７６である。ＦＥＴ７８のゲート
はＮＯＲゲート７０，７２の各々に対する入力端子であ
り、これらは比較器１０の出力端子に接続されている。
この実施例では、使用されている特定のＦＥＴは、各々
オンされると１０マイクロアンペアを取り出す。したが
って、上の例では、２２５個のＦＥＴは、全てオンされ
ると、合計２．５５ミリアンペアを取り出す。

【００１６】特に図４を参照して、これはヒストグラム
電流モニタ・テスト回路を示す。この特定の構成では、
８０で示す図１の集積回路は、この回路の信号入力端子
ＶXに接続された可変電圧ソース８１を有する。基準電
圧ソース８２は、集積回路８０の基準電圧ソース入力端
子ＶT ，ＶB の両方に接続されている。電流計８４の片
側は集積回路８０の出力端子７４に接続され、他方の側
は電源８８に接続されている。また、第２電流計８６の
片側は集積回路８０の出力端子７６に接続され、他方の
側は電源８８に接続されている。集積回路８０に対する
通常のタイミングおよび電力の接続は図示されていない
が、その理由は、これらが技術上周知であり本発明の部
分を形成していないからである。

【００１７】集積回路８０内の比較器の各々を完全にテ
ストするには下記の手順が実行される。ＮＯＲゲート７
０によって「オール・ゼロ」出力が与えられる、すなわ
ち、ＶX ≧ＶR を認識し、正（１）の出力を発生する比
較器のみがＮＯＲゲート７０内のＦＥＴ７８の１つをオ
ンし、出力７４に対する電流に貢献する。同様に、ＮＯ
Ｒゲート７２は「オール１」出力を発生するが、この理
由は、Ｖx ≦ＶR を認識し、低い（０）出力を発生する
比較器のみがＮＯＲゲート７２内のＦＥＴ７８の１つを
オンし、出力７６に対する電流に貢献するからである。
比較器１０の全ての信号入力端子は可変電圧ソース８１
に接続され、比較器１０の全ての基準電圧入力端子は電
圧ソース８２に接続されているので、全ての比較器１０
をテストするには、可変電圧ソース８１には、生産上受
け入れ可能な最小の限度から生産上受け入れ可能な最高
の限度までの電圧の範囲で段階を設ければよい。この変
化は、例えば、ＶR −１．０ＬＳＢに相当する電圧から
ＶR ＋１．０ＬＳＢに相当する電圧迄である。更に、テ
ストは単に３段、すなわち生産上の上限、中心および生
産上の下限によって構成されてもよく、このテストは最
小のテストの段を０．０５ＬＳＢに選択し、２０段で構
成してもよい。

【００１８】図５は、可変電圧ソース８１が点ＶX ≦Ｖ
R から点ＶX ≧ＶR に変化する場合の出力電流を電流計
８４，８６で測定したヒストグラムであり、ここでＮは
オンされている比較器の数を表す。もし全ての比較器が
通常に動作していれば、ＮはＶX ＝ＶR で最大になり、
生産上の限度内でゼロに低下する。オペレータは論理ゲ
ート７０または７２でＦＥＴ７８の１つによって取り出
される電流の量を知っているので、可変電圧ソース８１
のある値に設定した場合にオンされる（またはオフされ
る）比較器１０の数を判定するのは簡単な問題である。
このテストは容易にコンピュータ化することが可能であ
り、自動的にまたは実質的に自動的に行うことが可能で
ある。図６および図７は、それぞれ出力７４，７６のヒ
ストグラムを示す。高速動作／非動作テストは、このよ
うなヒストグラムを使用することによって簡単に開発す
ることができる。ＶX ≦ＶR ＋オフセット量が信号入力
Ｖx に加えられる場合、出力端子７４における出力電流
はオフセット量が正の方向に最大の（ｍｏｓｔｐｏｓｉ
ｔｉｖｅ ｏｆｆｓｅｔ）比較器１０によってオンされ
る。出力端子７４の出力電流は「アンダーフロー」指示
器として使用することができる。同様に、ＶX ≧ＶR −
オフセット量を加えると、出力端子７６の出力電流はオ
フセット量が負の方向に最大の比較器１０によってオン
される。出力端子７６の出力電流は「オーバーフロー」
指示器として使用することができるので、±オフセット
量または±ＤＮＬ（差動的非直線性）は生産上の限度ま
たは集積回路のデータ・シートによって指定することが
できる。したがって２つのテストによってＶR における
ＤＮＬを保証することができる。共通のモード範囲を保
証するには、複数の点が必要であり、この範囲はＡ／Ｄ
変換器の基準電圧ＶT ，ＶB と同じである。しかし、共
通モードの動作テストを行うには３つの点で十分であ
る。

【００１９】

【発明の効果】したがって、開示したのは、自己の高速
テストを行うための論理回路を内蔵した新規で改良され
たＡ／Ｄ変換器である。更に、Ａ／Ｄ変換器をテストす
る別の装置と改良した方法が開示されている。従来技術
によるＡ／Ｄ変換器のテスト方法は各比較器について複
数のテストを必要とし、これは例えば、単純な８ビット
のフラッシュＡ／Ｄ変換器について５１２０回のテスト
を必要とする。本装置と方法は、同じ変換器を１／２５
６のステップで完全にテストすることができる。１つの
ステップのテスト時間が１マイクロ秒であると仮定すれ
ば、本装置と方法は従来の方法が１．５秒であるのに対
して２０マイクロ秒でＡ／Ｄ変換器をテストすることが
できる。このことは実質的な改良であり生産時間とコス
トを大幅に削減することができる。

【００２０】本発明の特定の実施例を図示して説明した
が、これらの実施例以外の変更と改良が当業者によって
行われる。したがって、本発明はここに示した特定の形
態に限定されるものではなく、上記の特許請求の範囲に
は、本発明の精神と範囲から逸脱することのない全ての
変形を包含することを意図するものである。

【図面の簡単な説明】

【図１】本発明の装置の部分を具現化するＡ／Ｄ変換器
の集積回路の概略図である。

【図２】図１の構造で使用する代表的な比較器の概略図
である。

【図３】図１に示す論理回路の一部の概略図である。

【図４】図１の構造のテストのセットアップの概略ブロ
ック図である。

【図５】図４のテストのセットアップによって発生する
ヒストグラムを表すグラフである。

【図６】図４のテストのセットアップによって発生する
ヒストグラムを表すグラフである。

【図７】図４のテストのセットアップによって発生する
ヒストグラムを表すグラフである。

【符号の説明】

１０ 比較器 ２１，２３ 入力端子 ３５ 反転出力端子 ３６ 通常出力端子 ６０ 基準電圧ラダー ７０，７２ 論理回路 ７４，７６ 出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 テスト装置を有するアナログ／ディジタ
   ル変換器において、前記アナログ／ディジタル変換器
   は：両端に接続された基準電圧を有する基準電圧ラダー
   （６０）；各々が前記ラダー（６０）の所定の基準電圧
   に接続された第１入力端子（２３）、ディジタル信号に
   変換すべき入力信号を受ける第２入力端子（２１）、通
   常出力端子（３６）および反転出力端子（３５）を有す
   る複数のマッチングした比較器（１０）；各々が前記比
   較器（１０）の通常出力端子（３６）の各々に接続され
   た複数の入力端子を有する第１論理回路（７０）；およ
   び各々が前記比較器（１０）の反転出力端子（３５）の
   各々に接続された複数の入力端子を有する第２論理回路
   （７２）によって構成され；前記第１および第２論理回
   路（７０，７２）の一方によって、印加された基準電圧
   が入力信号を超える前記比較器（１０）の数を示す信号
   が前記第１および第２論理回路の出力端子（７４，７
   ６）に与えられ、前記第１および第２論理回路（７０，
   ７２）の他方にょって、印加された基準電圧が入力信号
   未満である前記比較器（１０）の数を示す信号が前記第
   １および第２論理回路の出力端子（７４，７６）に与え
   られることを特徴とするアナログ／ディジタル変換器。
2. 【請求項２】テスト装置を有するアナログ／ディジタル
   変換器において、前記アナログ／ディジタル変換器は：
   両端に接続された基準電圧を有する基準電圧ラダー（６
   ０）；各々が前記ラダー（６０）の所定の基準電圧に接
   続された第１入力端子（２３）、ディジタル信号に変換
   すべき入力信号を受ける第２入力端子（２１）、通常出
   力端子（３６）および反転出力端子（３５）を有する複
   数のマッチングした比較器（１０）；各々が前記比較器
   （１０）の通常出力端子（３６）の各々に接続された複
   数の入力端子を有する第１論理回路（７０）；および各
   々が前記比較器（１０）の反転出力端子（３５）の各々
   に接続された複数の入力端子を有する第２論理回路（７
   ２）によって構成され；前記第１および第２論理回路
   （７０，７２）の一方によって、印加された基準電圧が
   入力信号を超える前記比較器（１０）の数を示す信号が
   前記第１および第２論理回路の出力端子（７４，７６）
   に与えられ、前記第１および第２論理回路（７０，７
   ２）の他方によって、印加された基準電圧が入力信号未
   満である前記比較器（１０）の数を示す信号が前記第１
   および第２論理回路の出力端子（７４，７６）に与えら
   れ、前記基準電圧ラダー，複数の比較器，第１および第
   ２論理回路およびこれらの間の接続部は、１つの半導体
   チップ上に設けられることを特徴とするアナログ／ディ
   ジタル変換器。
3. 【請求項３】複数の比較器（１０）を有するアナログ／
   ディジタル変換器をテストする方法において、上記の方
   法は：前記比較器（１０）の各々から通常（３６）およ
   び反転（３５）出力を設ける段階；前記複数の比較器
   （１０）からの通常出力信号（３６）の各々を受けるよ
   うに接続された複数の入力端子を有する第１論理回路
   （７０）を設ける段階；前記複数の比較器（１０）から
   の反転出力信号（３５）の各々を受けるように接続され
   た複数の入力端子を有する第２論理回路（７２）を設け
   る段階；前記複数の比較器（１０）の各々に基準電圧と
   所定の範囲で変化する所定数の入力信号を供給する段
   階；および前記比較器（１０）に供給された前記所定の
   範囲で変化する所定数の入力信号の各々について、前記
   第１（７０）および第２（７２）論理回路の各々の出力
   （７４，７６）における出力電流の量を監視する段階；
   によって構成されることを特徴とする方法。