JPH03215764A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03215764A JPH03215764A JP2011411A JP1141190A JPH03215764A JP H03215764 A JPH03215764 A JP H03215764A JP 2011411 A JP2011411 A JP 2011411A JP 1141190 A JP1141190 A JP 1141190A JP H03215764 A JPH03215764 A JP H03215764A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
Ａ／Ｄ変換器とＤ／Ａ変換器を内蔵したデジタル方式の
半導体集積回路、特にそのテスト回路に関する。
半導体集積回路、特にそのテスト回路に関する。
従来の技術
一般に、Ａ／Ｄ変換器およびＤ／Ａ変換器のテストには
アナログ・デジタル混在集積回路用テスト装置を必要と
する。また、第３図のように、１チップ内にＡ／Ｄ変換
器２とＤ／Ａ変換器８および或る機能を持つデジタル回
路５等を１チップに内蔵した半導体集積回路においては
、Ａ／Ｄ変換器２およびＤ／Ａ変換器８を単独にテスト
するためのテスト回路およびテスト用Ａ／Ｄ変換器出力
端子４およびテスト用Ｄ／Ａ変換器入力端子６が必要で
ある。なお、第３図において、１，９はアナログ入力端
子，アナログ出力端子である。
アナログ・デジタル混在集積回路用テスト装置を必要と
する。また、第３図のように、１チップ内にＡ／Ｄ変換
器２とＤ／Ａ変換器８および或る機能を持つデジタル回
路５等を１チップに内蔵した半導体集積回路においては
、Ａ／Ｄ変換器２およびＤ／Ａ変換器８を単独にテスト
するためのテスト回路およびテスト用Ａ／Ｄ変換器出力
端子４およびテスト用Ｄ／Ａ変換器入力端子６が必要で
ある。なお、第３図において、１，９はアナログ入力端
子，アナログ出力端子である。
発明が解決しようとする課題
前述のアナログ・デジタル混在集積回路用テスト装置は
非常に高額な設備である。また、テスト用端子４と６は
取扱うデジタルデータのビット数に相当する個数が必要
である。これを他の既存の端子と共用したり、あるいは
デジタルデータを並列一直列変換して取り扱う等が考え
られるが、どちらも関連のテスト回路が必要である。こ
れらの課題解決には全て半導体集積回路のコスト・アッ
ブにつながる。
非常に高額な設備である。また、テスト用端子４と６は
取扱うデジタルデータのビット数に相当する個数が必要
である。これを他の既存の端子と共用したり、あるいは
デジタルデータを並列一直列変換して取り扱う等が考え
られるが、どちらも関連のテスト回路が必要である。こ
れらの課題解決には全て半導体集積回路のコスト・アッ
ブにつながる。
本発明はこのような問題を解決する半導体集積回路を提
供するものである。
供するものである。
課題を解決するための手段
この目的を達成するために、本発明は、本来の機能に必
要な回路以外に、テスト回路としてデジタルデータ発生
器と比較器およびスイッチを１チップに内蔵し、Ｄ／Ａ
変換器の出力をＡ／Ｄ変換器の入力に加え、さらにＤ／
Ａ変換器の入力とＡ／Ｄ変換器の出力比較することによ
り、Ａ／Ｄ変換器およびＤ／Ａ変換器の実動作に近いテ
ストを行なうものである。
要な回路以外に、テスト回路としてデジタルデータ発生
器と比較器およびスイッチを１チップに内蔵し、Ｄ／Ａ
変換器の出力をＡ／Ｄ変換器の入力に加え、さらにＤ／
Ａ変換器の入力とＡ／Ｄ変換器の出力比較することによ
り、Ａ／Ｄ変換器およびＤ／Ａ変換器の実動作に近いテ
ストを行なうものである。
作用
このように構成すれば、半導体集積回路に内蔵したＡ／
Ｄ変換器およびＤ／Ａ変換器を同時に安価にテストする
ことが可能になる。
Ｄ変換器およびＤ／Ａ変換器を同時に安価にテストする
ことが可能になる。
実施例
以下、本発明を図面を参照して説明する。
第１図は本発明の一実施例における半導体集積回路のブ
ロック図である。
ロック図である。
第１図において、Ａ／Ｄ変換器１２，或る機能を持つデ
ジタル回路１５．Ｄ／Ａ変換器１８は第３図の従来例と
全《同一であり、これら１２，１５．１８およびデジタ
ルデータバス１３．１７はすべてｎビットの並列デジタ
ルデータを取り扱っているものとする。２１はＡ／Ｄ変
換器１２およびＤ／Ａ変換器１８をテストするためのｎ
ビットの並列デジタルデータ発生回路、２２はＤ／Ａ変
換器１２の入力およびＡ／Ｄ変換器１８の出力デジタル
データを入力とする比較器、２３はＡ／Ｄ変換器１２の
入力およびＤ／Ａ変換器１８の出力アナログ信号を標準
時ａとテスト時ｂに切り換えるアナログスイッチ、２０
は標準時にデジタル回路１５から、テスト時にデジタル
データ発生器２１からそれぞれデジタルデータをＤ／Ａ
変換器１８の入力に加えるための切換回路である。なお
、第１図において、１１はアナログ入力端子、１９はア
ナログ出力端子およびテスト結果出力端子である。
ジタル回路１５．Ｄ／Ａ変換器１８は第３図の従来例と
全《同一であり、これら１２，１５．１８およびデジタ
ルデータバス１３．１７はすべてｎビットの並列デジタ
ルデータを取り扱っているものとする。２１はＡ／Ｄ変
換器１２およびＤ／Ａ変換器１８をテストするためのｎ
ビットの並列デジタルデータ発生回路、２２はＤ／Ａ変
換器１２の入力およびＡ／Ｄ変換器１８の出力デジタル
データを入力とする比較器、２３はＡ／Ｄ変換器１２の
入力およびＤ／Ａ変換器１８の出力アナログ信号を標準
時ａとテスト時ｂに切り換えるアナログスイッチ、２０
は標準時にデジタル回路１５から、テスト時にデジタル
データ発生器２１からそれぞれデジタルデータをＤ／Ａ
変換器１８の入力に加えるための切換回路である。なお
、第１図において、１１はアナログ入力端子、１９はア
ナログ出力端子およびテスト結果出力端子である。
以下、テスト時の動作について説明する。デジタルデー
タ発生器２１で発生した所定のｎビットの並列デジタル
データが切換回路２１およびデジタルデータバス１７を
介して比較器２２とＤ／Ａ変換器１８に加えられる、Ｄ
／Ａ変換器１８で変換されたアナログ信号をスイッチ２
３を介してＡ／Ｄ変換器１２に加える。Ａ／Ｄ変換器１
２で変換されたｎビットの並列デジタルデータを前記比
較器２２の他方の入力に加える。デジタルデータ発生器
２１で発生されたデータとＡ／Ｄコンバータ１２から出
力されたデータの差を比較器２２で検出し、その出力は
スイッチ２３を介して出力端子１９から取り出される。
タ発生器２１で発生した所定のｎビットの並列デジタル
データが切換回路２１およびデジタルデータバス１７を
介して比較器２２とＤ／Ａ変換器１８に加えられる、Ｄ
／Ａ変換器１８で変換されたアナログ信号をスイッチ２
３を介してＡ／Ｄ変換器１２に加える。Ａ／Ｄ変換器１
２で変換されたｎビットの並列デジタルデータを前記比
較器２２の他方の入力に加える。デジタルデータ発生器
２１で発生されたデータとＡ／Ｄコンバータ１２から出
力されたデータの差を比較器２２で検出し、その出力は
スイッチ２３を介して出力端子１９から取り出される。
以上の説明で明らかなように、Ｄ／Ａ変換器１８および
Ａ／Ｄ変換器１２の直線性が良ければ比較器２２の両入
力は一致する。逆にＤ／Ａ変換器１８とＡ／Ｄ変換器１
２のどちらか一方または両方の直線性が悪ければ比較器
２２の２つの入力の間に差が生じる。すなわちこれでＡ
／Ｄ変換器１２およびＤ／Ａ変換器１８の基本特性であ
る直線性がテストできる。
Ａ／Ｄ変換器１２の直線性が良ければ比較器２２の両入
力は一致する。逆にＤ／Ａ変換器１８とＡ／Ｄ変換器１
２のどちらか一方または両方の直線性が悪ければ比較器
２２の２つの入力の間に差が生じる。すなわちこれでＡ
／Ｄ変換器１２およびＤ／Ａ変換器１８の基本特性であ
る直線性がテストできる。
さらにデジタルデータ発生器２１で発生するデジタルデ
ータの繰返し速度を高めれば、両変換器の動作速度もテ
ストすることが可能である。
ータの繰返し速度を高めれば、両変換器の動作速度もテ
ストすることが可能である。
方、両変換器の直線性の精度を緩める場合は比較器２２
のオフセットを大きくすることで対応可能である。
のオフセットを大きくすることで対応可能である。
なお、高ビットのＡ／Ｄ変換器とＤ／Ａ変換器のテスト
で第１図のスイッチ２３における電圧降下が問題になる
場合は、第２図のようにＤ／Ａ変換器３８の出力を直接
に出力端子３９に取り出し、この半導体集積回路の外部
でＡ／Ｄ変換器３２の入力端子３１に接続する構成にす
れば解決することができる。なお、第２図において、３
３．３７はデジタルデータバス、３５はデジタル回路、
４０はＤ／Ａ変換器入力切換回路、４１はデジタルデー
タ発生回路、４２は比較器、４４は比較出力端子である
。
で第１図のスイッチ２３における電圧降下が問題になる
場合は、第２図のようにＤ／Ａ変換器３８の出力を直接
に出力端子３９に取り出し、この半導体集積回路の外部
でＡ／Ｄ変換器３２の入力端子３１に接続する構成にす
れば解決することができる。なお、第２図において、３
３．３７はデジタルデータバス、３５はデジタル回路、
４０はＤ／Ａ変換器入力切換回路、４１はデジタルデー
タ発生回路、４２は比較器、４４は比較出力端子である
。
発明の効果
本発明によれば、従来のように高価なテスト装置を必要
とせず、わずかな回路とわずかなテスト用端子を追加す
るだけで、半導体集積回路に内蔵したＡ／Ｄ変換器およ
びＤ／Ａ変換器をテストすることができる。
とせず、わずかな回路とわずかなテスト用端子を追加す
るだけで、半導体集積回路に内蔵したＡ／Ｄ変換器およ
びＤ／Ａ変換器をテストすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来のＡ
／Ｄ変換器とＤ／Ａ変換器を内蔵したデジタル方式の半
導体集積回路のブロック図である。 １・・・・・・アナログ入力端子、３，７・・・・・・
ｎビットの並列デジタルデータバス、９・・・・・・ア
ナログ出力端子、１１・・・・・・アナログ入力端子、
３３．３７・・・・・・ｎビットの並列デジタルデータ
バス、３５・・・・・・或る機能を持つデジタル回路、
４０・・・・・・Ｄ／Ａ変換器入力切換回路、４１・・
・・・・デジタルデータ発生回路、４２・・・・・・比
較器。
本発明の第２の実施例のブロック図、第３図は従来のＡ
／Ｄ変換器とＤ／Ａ変換器を内蔵したデジタル方式の半
導体集積回路のブロック図である。 １・・・・・・アナログ入力端子、３，７・・・・・・
ｎビットの並列デジタルデータバス、９・・・・・・ア
ナログ出力端子、１１・・・・・・アナログ入力端子、
３３．３７・・・・・・ｎビットの並列デジタルデータ
バス、３５・・・・・・或る機能を持つデジタル回路、
４０・・・・・・Ｄ／Ａ変換器入力切換回路、４１・・
・・・・デジタルデータ発生回路、４２・・・・・・比
較器。
Claims (1)
- デジタル動作の機能を持つ回路と、Ａ／Ｄ変換器と、Ｄ
／Ａ変換器に加え、テスト回路としてデジタルデータ発
生器と比較器とスイッチを１チップに内蔵し、前記デジ
タルデータ発生器で発生されたデータを前記Ｄ／Ａ変換
器の入力に加え、前記Ｄ／Ａ変換器の出力を前記Ａ／Ｄ
変換器の入力に加え、前記Ａ／Ｄ変換器の出力と前記Ｄ
／Ａ変換器の入力を前記比較器で比較することにより、
前記Ａ／Ｄ変換器および前記Ｄ／Ａ変換器のテストを行
なうことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011411A JPH03215764A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011411A JPH03215764A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215764A true JPH03215764A (ja) | 1991-09-20 |
Family
ID=11777284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011411A Pending JPH03215764A (ja) | 1990-01-19 | 1990-01-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215764A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009017359A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 半導体集積回路 |
| JP2012039423A (ja) * | 2010-08-09 | 2012-02-23 | Nippon Signal Co Ltd:The | アナログ信号入力装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364419A (ja) * | 1986-09-05 | 1988-03-22 | Nippon Telegr & Teleph Corp <Ntt> | 符号復号器試験方法 |
| JPH01156683A (ja) * | 1987-12-15 | 1989-06-20 | Nec Corp | 電子回路パッケージ自己診断方式 |
| JPH01260375A (ja) * | 1988-04-12 | 1989-10-17 | Fujitsu Ltd | モニター機能付ｌｓｉ回路 |
| JPH028760A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
-
1990
- 1990-01-19 JP JP2011411A patent/JPH03215764A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6364419A (ja) * | 1986-09-05 | 1988-03-22 | Nippon Telegr & Teleph Corp <Ntt> | 符号復号器試験方法 |
| JPH01156683A (ja) * | 1987-12-15 | 1989-06-20 | Nec Corp | 電子回路パッケージ自己診断方式 |
| JPH01260375A (ja) * | 1988-04-12 | 1989-10-17 | Fujitsu Ltd | モニター機能付ｌｓｉ回路 |
| JPH028760A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009017359A (ja) * | 2007-07-06 | 2009-01-22 | Denso Corp | 半導体集積回路 |
| JP2012039423A (ja) * | 2010-08-09 | 2012-02-23 | Nippon Signal Co Ltd:The | アナログ信号入力装置 |
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