JPH0576186B2 - - Google Patents
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- JPH0576186B2 JPH0576186B2 JP57084763A JP8476382A JPH0576186B2 JP H0576186 B2 JPH0576186 B2 JP H0576186B2 JP 57084763 A JP57084763 A JP 57084763A JP 8476382 A JP8476382 A JP 8476382A JP H0576186 B2 JPH0576186 B2 JP H0576186B2
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- Japan
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- film
- opening
- forming
- insulating film
- impurity region
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Description
【発明の詳細な説明】
本発明はシリコンLSIやその他の半導体装置の
製造方法に関し、詳しくは浅い接合を有する半導
体装置の形成に好適な、半導体装置の製造方法に
関する。
製造方法に関し、詳しくは浅い接合を有する半導
体装置の形成に好適な、半導体装置の製造方法に
関する。
シリコンのLSIでは通称LOCOS（Local
Oxidation of Silicon）といわれる選択的フイー
ルド酸化膜形成法がよく用いられる。このフイー
ルド酸化膜の被着されていない部分の一部に、通
常基板とは導電型を異にする拡散層を設ける。こ
こで説明の便宜上仮に基板をｐ型、拡散層をｎ型
とする。この拡散層は特にLSIでは一般的に薄く
たとえば1μm以下であることが多い。この拡散層
にはAlを主とする電極を接続するが、素子が微
細であるが故に従来法では次にのべるような欠点
を有する。
Oxidation of Silicon）といわれる選択的フイー
ルド酸化膜形成法がよく用いられる。このフイー
ルド酸化膜の被着されていない部分の一部に、通
常基板とは導電型を異にする拡散層を設ける。こ
こで説明の便宜上仮に基板をｐ型、拡散層をｎ型
とする。この拡散層は特にLSIでは一般的に薄く
たとえば1μm以下であることが多い。この拡散層
にはAlを主とする電極を接続するが、素子が微
細であるが故に従来法では次にのべるような欠点
を有する。
すなわち第１図に示すようにシリコン基板１上
に設けられたLOCOS法によるフイールド酸化膜
２と、基板表面部に設けられた拡散層３上に
CVD法によるPSG（Phospho−Silicate Glass）
に代表される層間絶縁膜４を被着する。さらに層
間絶縁膜４を除去して層間絶縁膜に貫通孔を形成
する部分すなわちコンタクト孔部６以外の部分に
レジスト膜５を選択的に被着する。
に設けられたLOCOS法によるフイールド酸化膜
２と、基板表面部に設けられた拡散層３上に
CVD法によるPSG（Phospho−Silicate Glass）
に代表される層間絶縁膜４を被着する。さらに層
間絶縁膜４を除去して層間絶縁膜に貫通孔を形成
する部分すなわちコンタクト孔部６以外の部分に
レジスト膜５を選択的に被着する。
しかる後に層間絶縁膜４をエツチングする。エ
ツチング法はHFバツフア液等による溶液エツチ
ングや、C4F8ガスプラズマ法を用いた反応性ス
パツタエツチングが用いられる。この際素子が微
細化してくると、コンタクト孔１０は、実質的に
フイールド酸化膜２の端にかかるようになり、第
２図に示すように、コンタクト孔形成の際、フイ
ールド酸化膜２の端部および拡散層３の表面部が
削れて拡散層端薄層部７が発生する。このコンタ
クト部６にAlで代表される電極８を被着すると
この部分で接合リーク電流が増大する。この接合
リーク電流の増加原因は、周知のようにAlとシ
リコンとの間でシンターが生じたことによる。
ツチング法はHFバツフア液等による溶液エツチ
ングや、C4F8ガスプラズマ法を用いた反応性ス
パツタエツチングが用いられる。この際素子が微
細化してくると、コンタクト孔１０は、実質的に
フイールド酸化膜２の端にかかるようになり、第
２図に示すように、コンタクト孔形成の際、フイ
ールド酸化膜２の端部および拡散層３の表面部が
削れて拡散層端薄層部７が発生する。このコンタ
クト部６にAlで代表される電極８を被着すると
この部分で接合リーク電流が増大する。この接合
リーク電流の増加原因は、周知のようにAlとシ
リコンとの間でシンターが生じたことによる。
本発明の目的は、上記シンターに起因する接合
リーク電流を低減することにあり、特に、フイー
ルド酸化膜の端部で薄層化した拡散層へ接合リー
ク電流の小さい信頼性の高い電極接続法を提供す
ることにある。
リーク電流を低減することにあり、特に、フイー
ルド酸化膜の端部で薄層化した拡散層へ接合リー
ク電流の小さい信頼性の高い電極接続法を提供す
ることにある。
本発明は一旦コンタクト孔を形成した後、全面
に端部保護膜を被着し、その後全面をドライエツ
チングで均一にエツチングすることにより、自己
整合で、コンタクト孔壁の周辺に端部保護膜を残
存させ、電極がこの端部にふれないようにして、
接点のリーク電流を防止することにある。
に端部保護膜を被着し、その後全面をドライエツ
チングで均一にエツチングすることにより、自己
整合で、コンタクト孔壁の周辺に端部保護膜を残
存させ、電極がこの端部にふれないようにして、
接点のリーク電流を防止することにある。
以下本発明を実施例を用いて説明する。第３図
に示すように、第２図に示したコンタクト孔１０
を形成した後、全面に端部保護膜９を形成する。
この保護膜９は、SiO2やSi3N4膜等の絶縁膜、あ
るいは各結晶Si等の半導体膜あるいはMoやＷ等
のシリサイド膜、さらにはMoやＷ等の難溶金属
等を用いることができる。膜厚はコンタクト孔１
０の寸法の1/2以下の例を示す。
に示すように、第２図に示したコンタクト孔１０
を形成した後、全面に端部保護膜９を形成する。
この保護膜９は、SiO2やSi3N4膜等の絶縁膜、あ
るいは各結晶Si等の半導体膜あるいはMoやＷ等
のシリサイド膜、さらにはMoやＷ等の難溶金属
等を用いることができる。膜厚はコンタクト孔１
０の寸法の1/2以下の例を示す。
ここでは多結晶Siを保護膜９として用いた例を
示すと、全面被着後SF6やCF4等のガスを主成分
としたドライエツチングで金属をエツチングし、
第４図に示すようにコンタクト孔１０以外の平面
の部分の保護膜が除去された時点でエツチングを
終えるか、あるいは多少残存していてもその後酸
化で不用な部分が酸化膜に変換できうるまでエツ
チングするかする。こうすると多結晶Siの端部保
護膜９−１は図示のようにコンタクト孔１０の内
壁側面に自己整合で被着される。このとき拡散層
端薄層部７は端部保護膜９で覆われる。従つて第
５図に示すように、さらにAlで代表される電極
８を被着しても、電極８が直接拡散層３の端部７
に被着されることはないので、電極８と拡散層３
の反応の起き易い端部での接合リーク電流の増加
はない。このとき多結晶Si９−１は予じめリンや
Asの不純物を含ませておく、あるいは端部に残
存させた後にリンやAsをよく知られたイオン打
込み法や熱拡散法で添加すると第６図に示すよう
に追加拡散層１１が形成されて、仮に第４図に示
すようにコンタクト孔１０の中心に深い残存コン
タクト孔１２が形成されたとしてもその部分に深
い追加拡散層１１が形成されるので電極８の拡散
層３へ接触する部分の厚さは本来の拡散層の厚さ
Xjより小さくなることはなく、接合リークをお
さえることができる。
示すと、全面被着後SF6やCF4等のガスを主成分
としたドライエツチングで金属をエツチングし、
第４図に示すようにコンタクト孔１０以外の平面
の部分の保護膜が除去された時点でエツチングを
終えるか、あるいは多少残存していてもその後酸
化で不用な部分が酸化膜に変換できうるまでエツ
チングするかする。こうすると多結晶Siの端部保
護膜９−１は図示のようにコンタクト孔１０の内
壁側面に自己整合で被着される。このとき拡散層
端薄層部７は端部保護膜９で覆われる。従つて第
５図に示すように、さらにAlで代表される電極
８を被着しても、電極８が直接拡散層３の端部７
に被着されることはないので、電極８と拡散層３
の反応の起き易い端部での接合リーク電流の増加
はない。このとき多結晶Si９−１は予じめリンや
Asの不純物を含ませておく、あるいは端部に残
存させた後にリンやAsをよく知られたイオン打
込み法や熱拡散法で添加すると第６図に示すよう
に追加拡散層１１が形成されて、仮に第４図に示
すようにコンタクト孔１０の中心に深い残存コン
タクト孔１２が形成されたとしてもその部分に深
い追加拡散層１１が形成されるので電極８の拡散
層３へ接触する部分の厚さは本来の拡散層の厚さ
Xjより小さくなることはなく、接合リークをお
さえることができる。
また一般にドライエツチングでは微小な溝の部
分はエツチング種が供給されにくいので、第７図
に示すように平面部分で端部保護膜９が除去され
ても拡散層３に達する残存コンタクト孔１２が形
成されない場合があるので、このドライエツチン
グの特性を積極的に用いることができる。
分はエツチング種が供給されにくいので、第７図
に示すように平面部分で端部保護膜９が除去され
ても拡散層３に達する残存コンタクト孔１２が形
成されない場合があるので、このドライエツチン
グの特性を積極的に用いることができる。
また以上の実施例の説明ではコンタクト孔１０
の寸法Ｌの1/2より端部保護膜の厚さが小さい場
合を示したが、大きい場合の実施例を次に示す。
第８図に示すように、コンタクト孔１０の寸法Ｌ
の1/2より厚く端部保護膜９を被着するとコンタ
クト孔１０はほぼ埋まつて保護膜９の表面は略平
担となる。この後、均一なエツチングを行うと第
９図に示すように、第４図〜第６図に示したよう
な残存コンタクト孔１２は形成されずに端部保護
膜９−１がコンタクト孔１０を満した形状で残存
する。この場合は、その上部に被着する電極８は
直接拡散層３に接触しないので、端部保護膜９は
絶縁膜ではない導電型膜を用いる必要がある。
の寸法Ｌの1/2より端部保護膜の厚さが小さい場
合を示したが、大きい場合の実施例を次に示す。
第８図に示すように、コンタクト孔１０の寸法Ｌ
の1/2より厚く端部保護膜９を被着するとコンタ
クト孔１０はほぼ埋まつて保護膜９の表面は略平
担となる。この後、均一なエツチングを行うと第
９図に示すように、第４図〜第６図に示したよう
な残存コンタクト孔１２は形成されずに端部保護
膜９−１がコンタクト孔１０を満した形状で残存
する。この場合は、その上部に被着する電極８は
直接拡散層３に接触しないので、端部保護膜９は
絶縁膜ではない導電型膜を用いる必要がある。
このような構成によれば、開口部での段差が低
減され、該開口部上に形成された配線の断線を防
ぐ効果もある。
減され、該開口部上に形成された配線の断線を防
ぐ効果もある。
また、以上述べてきた実施例では、Si基板１表
面上の拡散層にコンタクトをとる方法を説明した
が、第１０図に示したようにフイールド酸化膜２
上の電極１５にコンタクトをとる場合も同様に本
発明を適用できる。すなわちレジスト５の開口部
が電極１５上からはずれていると層間絶縁膜４を
エツチングする際フイールド酸化膜２がエツチン
グされて薄層部１３が形成される。この薄層部上
にAlで代表される電極８が被着されると、Alか
らの汚染が侵入したり、実効的なフイールド酸化
膜厚が小さくなることによつて素子分離の用をな
さなくなつたりする。この部分に本発明を適用し
た絶縁膜や各結晶Siなどを埋め込むと上記の欠点
を補なうばかりでなく、フイード酸化膜２と層間
絶縁膜４の高い段差によつて電極８の切断の誘発
を防止できる。
面上の拡散層にコンタクトをとる方法を説明した
が、第１０図に示したようにフイールド酸化膜２
上の電極１５にコンタクトをとる場合も同様に本
発明を適用できる。すなわちレジスト５の開口部
が電極１５上からはずれていると層間絶縁膜４を
エツチングする際フイールド酸化膜２がエツチン
グされて薄層部１３が形成される。この薄層部上
にAlで代表される電極８が被着されると、Alか
らの汚染が侵入したり、実効的なフイールド酸化
膜厚が小さくなることによつて素子分離の用をな
さなくなつたりする。この部分に本発明を適用し
た絶縁膜や各結晶Siなどを埋め込むと上記の欠点
を補なうばかりでなく、フイード酸化膜２と層間
絶縁膜４の高い段差によつて電極８の切断の誘発
を防止できる。
また以上の本発明の説明ではフイールド絶縁膜
２をLOCOS法によつて形成した例を示したが、
本発明は本質的にフイールド絶縁膜形成法の如何
を問わない。例えば第１１図に示すようにSi基板
を全体に均一に酸化してフイールド酸化膜２を得
た後、不必要な部分を除去し、その後拡散層３を
得る。さらに層間絶縁膜４を被着した得、フイー
ルド酸化膜２にかかるコンタクト孔を形成すると
フイールド絶縁膜上薄層部１３が形成される。こ
れがさらにエツチングされると薄層部１３が消失
してSi基板１に直接Alで代表される電極８が被
着され、前述した欠点が生じる。この場合も端部
保護膜９−１を本発明によつて被着すれば上記の
欠点を除去できる。
２をLOCOS法によつて形成した例を示したが、
本発明は本質的にフイールド絶縁膜形成法の如何
を問わない。例えば第１１図に示すようにSi基板
を全体に均一に酸化してフイールド酸化膜２を得
た後、不必要な部分を除去し、その後拡散層３を
得る。さらに層間絶縁膜４を被着した得、フイー
ルド酸化膜２にかかるコンタクト孔を形成すると
フイールド絶縁膜上薄層部１３が形成される。こ
れがさらにエツチングされると薄層部１３が消失
してSi基板１に直接Alで代表される電極８が被
着され、前述した欠点が生じる。この場合も端部
保護膜９−１を本発明によつて被着すれば上記の
欠点を除去できる。
さらには、第１２図に示すように、Si基板１に
溝を形成し、この溝に埋め込んだSiO2やSi3N4や
多結晶Siの一層あるいはこれらの重ね膜で代表さ
れるフイールド充填膜１４を用いた場合も同様で
ある。拡散層端薄層部７に本発明によつて、端部
保護膜９−１を埋め込めば同様に上記の欠点を除
去できる。
溝を形成し、この溝に埋め込んだSiO2やSi3N4や
多結晶Siの一層あるいはこれらの重ね膜で代表さ
れるフイールド充填膜１４を用いた場合も同様で
ある。拡散層端薄層部７に本発明によつて、端部
保護膜９−１を埋め込めば同様に上記の欠点を除
去できる。
本発明の説明にはｎ型の拡散層３の場合を用い
たが不純物の導電型が逆の型を用いればよい。
たが不純物の導電型が逆の型を用いればよい。
また本発明は、デバイスの種類を限定しない。
すなわち拡散層３がバイポーラトランジスタのエ
ミツタ，ベース，コレクタであつてもよいし、
MOSトランジスタのソース・ドレインであつて
もよいし、さらにはCMOSなどにおけるウエル
にもできることは明らかである。
すなわち拡散層３がバイポーラトランジスタのエ
ミツタ，ベース，コレクタであつてもよいし、
MOSトランジスタのソース・ドレインであつて
もよいし、さらにはCMOSなどにおけるウエル
にもできることは明らかである。
本発明によれば、特に高密度の集積回路のコン
タクトが信頼度高く形成でき、ひいてはさらに高
密度の集積回路の実現をもたらすことができるも
のである。
タクトが信頼度高く形成でき、ひいてはさらに高
密度の集積回路の実現をもたらすことができるも
のである。
第１図および第２図は従来の電極接続法を説明
する図、第３図〜第１２図は本発明の実施例を示
す図である。 １……シリコン基板、２……フイールド絶縁
膜、３……拡散層３、４……層間絶縁膜、５……
レジスト膜、６……コンタクト部、７……拡散層
端薄層部、８……電極、９……端部保護膜、１０
……コンタクト孔、１１……追加拡散層、１２…
…残存コンタクト孔、１３……フイールド絶縁膜
薄層部、１４……フイールド充填膜、１５……フ
イールド酸化膜上電極。
する図、第３図〜第１２図は本発明の実施例を示
す図である。 １……シリコン基板、２……フイールド絶縁
膜、３……拡散層３、４……層間絶縁膜、５……
レジスト膜、６……コンタクト部、７……拡散層
端薄層部、８……電極、９……端部保護膜、１０
……コンタクト孔、１１……追加拡散層、１２…
…残存コンタクト孔、１３……フイールド絶縁膜
薄層部、１４……フイールド充填膜、１５……フ
イールド酸化膜上電極。
Claims (1)
- 【特許請求の範囲】 １ 下記の工程を含む半導体装置の製造方法、 (ア) 第１導電型を有するシリコン基板表面の所定
の領域に、第１導電型と異なる第２導電型を有
する不純物領域を形成する工程、 (イ) 拡散深さが異なる領域を含むように上記不純
物領域の一部が露出された開口部を有する絶縁
膜を上記基板上に形成する工程、 (ウ) 上記不純物領域とオーミツク接触する、多結
晶Si、Mo、Moシリサイド、Ｗ、Ｗのシリサ
イドからなる群から選ばれた１つを含む第１の
膜を、上記絶縁膜が形成された上記基板上に、
上記絶縁膜の上部と開口部の側壁および露出さ
れた上記不純物領域上において膜厚がほぼ均一
となる形成方法を用いて開口部の寸法の1/2よ
りも厚く形成する工程、 (エ) 上記第１の膜をドライエツチングして上記開
口部内部に上記第１の膜を残し、かつ、上記絶
縁膜を露出する工程、 (オ) 少なくとも上記開口部内部の上記第１の膜上
に導電膜を形成する工程。 ２ 上記導電膜はAlを主体とする金属であるこ
とを特徴とする特許請求の範囲第１項に記載の半
導体装置の製造方法。 ３ 下記の工程を含む半導体装置の製造方法、 (ア) 第１導電型を有するシリコン基板表面の所定
の領域に、第１導電型と異なる第２導電型を有
する不純物領域を形成する工程、 (イ) 拡散深さが異なる領域を含むように上記不純
物領域の一部が露出された開口部を有する絶縁
膜を上記基板上に形成する工程、 (ウ) 上記不純物領域とオーミツク接触する、多結
晶Si、Mo、Moシリサイド、Ｗ、Ｗのシリサ
イドからなる群から選ばれた１つ若しくは絶縁
物からなる第１の膜を、上記絶縁膜が形成され
た上記基板上に、上記絶縁膜の上部と開口部の
側壁および露出された上記不純物領域上におい
て膜厚がほぼ均一となる形成方法を用いて開口
部の寸法の1/2よりも薄く形成する工程、 (エ) 上記第１の膜をドライエツチングし、上記第
１の膜を上記開口部の側壁に残し、かつ、上記
開口部底面の一部を露出する工程、 (オ) 少なくとも露出された上記開口部底面上に導
電膜を形成する工程。 ４ 上記導電膜はAlを主体とする金属であるこ
とを特徴とする特許請求の範囲第３項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8476382A JPS58202550A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8476382A JPS58202550A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12670990A Division JPH0316124A (ja) | 1990-05-18 | 1990-05-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58202550A JPS58202550A (ja) | 1983-11-25 |
| JPH0576186B2 true JPH0576186B2 (ja) | 1993-10-22 |
Family
ID=13839715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8476382A Granted JPS58202550A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202550A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270256A (en) * | 1991-11-27 | 1993-12-14 | Intel Corporation | Method of forming a guard wall to reduce delamination effects |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129279A (en) * | 1976-04-22 | 1977-10-29 | Fujitsu Ltd | Production of semiconductor device |
-
1982
- 1982-05-21 JP JP8476382A patent/JPS58202550A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58202550A (ja) | 1983-11-25 |
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