JPH10308448A - 半導体デバイスの隔離膜及びその形成方法 - Google Patents

半導体デバイスの隔離膜及びその形成方法

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JPH10308448A JP10104441A JP10444198A JPH10308448A JP H10308448 A JPH10308448 A JP H10308448A JP 10104441 A JP10104441 A JP 10104441A JP 10444198 A JP10444198 A JP 10444198A JP H10308448 A JPH10308448 A JP H10308448A
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Abstract

(57)【要約】 【課題】 隔離膜の隣接領域でコンタクトホールを形
成する際、ミスアラインメントに起因して発生する隔離
膜の損傷を防止して安定した有効隔離距離を確保できる
半導体デバイスの隔離膜及びその形成方法を提供する。 【解決手段】 半導体基板に下部隔離膜を形成し、その
下部隔離膜に不純物イオンを注入し熱処理して、下部隔
離膜の表面に下部隔離膜とはエッチング選択比が異なる
上部隔離膜を形成することを特徴とする。上部隔離膜に
よって、隔離膜の上側に堆積させた絶縁層にコンタクト
ホールを形成させるときにミスアラインメントが生じて
も下部隔離膜に影響を与えず、隔離膜の損傷を防止す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの隔
離膜とその形成方法に関し、特に隔離膜の隣接領域でコ
ンタクトホールを形成する際、ミスアラインメントに起
因して発生する隔離膜の損傷を防止して、安定な有効隔
離距離を確保できる半導体デバイスの隔離膜とその形成
方法に関する。
【０００２】
【従来の技術】集積回路では半導体基板面に形成する各
素子を電気的に分離しなければならない。バイポーラデ
バイス、ＭＯＳデバイスにおいては、隣接する素子間に
好ましくない関係が生じないようフィールド酸化膜を厚
く形成する、或いはチャネル形成を防止するための不純
物イオンを注入した後不純物イオンを拡散させることに
より、実質的な隔離を果たしている。半導体デバイスが
徐々に高集積化するに伴い、素子を隔離するための隔離
領域と素子を形成するための活性領域のサイズを縮小し
なければならなくなった。一般な素子隔離領域の形成技
術にはＬＯＣＯＳ工程を使用している。このＬＯＣＯＳ
工程は、工程が簡単で且つ再現性が優秀であるという利
点があるため多く用いられている。
【０００３】以下従来の半導体デバイスの隔離膜形成方
法とその問題点を図１に基づき説明する。まず、図１ａ
に示すように、半導体基板１上に酸化膜２、シリコン窒
化膜３を順次に形成する。次いで、隔離領域Ｆの窒化膜
３及び酸化膜２を選択的にパターニング（フォトリソグ
ラフィー工程＋エッチング工程）して隔離領域Ｆに半導
体基板１の上面を露出させる。図１ｂに示すように、露
出された半導体基板１に通常のＬＯＣＯＳ工程を用いて
フィールド酸化膜４を形成する。窒化膜３が形成された
部分には酸素がほとんど拡散されないため、そこにフィ
ールド酸化膜は形成されない。
【０００４】フィールド酸化膜４を形成させた後、図１
ｃに示すように、活性領域Ａの上側の窒化膜３及び酸化
膜２を除去する。次いで、半導体基板１の活性領域Ａ上
にゲート電極（図示せず）を形成した後、ゲート電極の
両側にソース／ドレインとして用いる不純物領域５を形
成する。図１ｄに示すように、その後、不純物領域５と
フィールド酸化膜４を形成させた基板の全面に層間酸化
膜６を形成する。次いで、層間酸化膜６のコンタクトホ
ール（例えば、ノードコンタクトホール又はバイアホー
ル等）領域を選択的に除去することにより、コンタクト
ホール７を形成する。このとき、半導体デバイスが高集
積化するにつれてミスアラインメントが発生しやすい。
そのミスアラインメントが発生して、コンタクトホール
がフィールド酸化膜の方に寄ると、フィールド酸化膜は
層間酸化膜６とエッチング選択比が同一であるので層間
酸化膜６だけでなくフィールド酸化膜４もエッチングさ
れることがある。これにより、全体的な隔離領域Ｆの幅
がＦ’に減少する。その後さらに、図１ｅに示すよう
に、コンタクトホール７を含む層間酸化膜６の全面に伝
導層８を形成した後、コンタクトホール７とコンタクト
ホール７に隣接する層間酸化膜６上にのみ残留するよう
に伝導層８を選択的にパターニングする。
【０００５】
【発明が解決しようとする課題】従来の半導体デバイス
の隔離膜形成方法においては、デバイスの形成前に定め
た隔離領域Ｆの幅が、ミスアラインメントが発生して
Ｆ’に縮小し、その有効隔離距離が短くなる。そのた
め、半導体デバイスの隔離領域としての信頼度が低下す
るという問題が発生する。又、その問題を解決するため
には適正な有効隔離距離のＦの幅を広く決めなけれがな
らないが、そのような場合には半導体デバイスの高集積
化を十分に果たすことができなくなるという問題が発生
する。本発明は従来の半導体デバイスの隔離膜形成方法
の上記した問題点を解決するためになされたものであ
り、その目的とするところは、コンタクトホール形成の
ためのエッチング工程時にミスアラインメントが生じて
隔離膜が損なわれそうな場合でも安定した有効隔離距離
を確保できる半導体デバイスの隔離膜及びその形成方法
を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体デバイス
の隔離膜は、下部隔離膜と上部隔離膜とで形成させ、そ
の上部隔離膜を下部隔離膜とはエッチング選択比が異な
る物質で形成したことを特徴とするものである。更に、
本発明の半導体デバイスの隔離膜形成方法は、半導体基
板に下部隔離膜を形成し、その下部隔離膜に不純物イオ
ンを注入し熱処理して、下部隔離膜の表面に下部隔離膜
とはエッチング選択比が異なる上部隔離膜を形成するこ
とを特徴とするものである。
【０００７】
【発明の実施の形態】以下、本発明実施形態の半導体デ
バイスの隔離膜及びその製造方法を添付図面に基づき説
明する。図２は本実施形態の半導体デバイスの隔離膜の
断面構造図である。本隔離膜は、図２に示すように、半
導体基板１１に形成された下部隔離膜１４と、その上に
下部隔離膜１５とエッチング選択比が異なる物質で形成
された上部隔離膜１５とを備えている。
【０００８】下部隔離膜１４と上部隔離膜１５は半導体
基板１１の隔離領域（Ｆ）に形成される。下部隔離膜１
４は従来と同様に酸化膜で形成され、上部隔離膜１５は
シリコン窒化膜で形成される。シリコン窒化膜からなる
上部隔離膜１５は、酸化膜からなる下部隔離膜１４に窒
素イオンを注入した膜により形成される。好ましくは窒
化膜化したもの（ＳｉXＮYＯZ）により形成される。
【０００９】このような隔離膜を形成し、その後にその
上に形成された層間絶縁膜へコンタクトホールを形成さ
せる工程を図３に基づき説明する。まず、図３ａに示す
ように、半導体基板１１上に酸化膜１２、シリコン窒化
膜１３を順次に形成する。次いで、隔離領域Ｆの窒化膜
１３と酸化膜１２を選択的にパターニング（フォトリソ
グラフィー工程＋エッチング工程）して隔離領域Ｆの半
導体基板１１の上面を露出させる。活性領域Ａの表面は
シリコン窒化膜で覆ったままである。図３ｂに示すよう
に、露出された半導体基板１１を酸化雰囲気で熱処理し
て隔離領域Ｆにフィールド酸化膜である下部隔離膜１４
を形成する。従来同様シリコン窒化膜１３の形成された
部分には酸素がほとんど拡散されないため、フィールド
酸化膜は形成されない。
【００１０】図３ｃに示すように、下部隔離膜１４と窒
化膜１３の全面に窒素イオンを注入する。注入する窒素
イオンの濃度は１０14〜１０17／ｃｍ2 程度とし、下部
隔離膜１４の全体厚の１０〜５０％程度の深さに注入す
る。図３ｄに示すように、窒化膜１３と酸化膜１２を除
去する。次いで、半導体基板１１を９００℃以上（好ま
しくは９００〜９５０℃）の温度で２０〜４０分間熱処
理して、下部隔離膜１４の上側表面にシリコン窒化膜層
からなる上部隔離膜１５を形成する。これにより、本実
施形態の隔離膜形成工程が完了する。上記したように上
部隔離膜１５はフィールド酸化膜の下部隔離膜１４に窒
素イオンを注入して形成する。これにより、窒化膜化し
た隔離膜（ＳｉXＮYＯZ ）が形成され、下部隔離膜１４
とエッチング選択比が異なる膜が形成される。
【００１１】図３ｅに示すように、下部及び上部隔離膜
１４、１５の形成された半導体基板１１の活性領域Ａ上
に選択的にゲート電極（図示せず）を形成した後、ゲー
ト電極の両側にソース／ドレインとして用いる不純物領
域１６を形成する。次いで、不純物領域１６及び隔離膜
１４、１５の全面に層間酸化膜１７を形成する。この
後、ノードコンタクトホールやビットラインコンタクト
ホール等として用いるコンタクトホール領域の層間酸化
膜１７を選択的にパターニング（フォトリソグラフィー
工程＋エッチング工程）してコンタクトホール１８を形
成する。このコンタクトホール形成時に、半導体デバイ
スの高集積化に因るミスアラインメントが発生しても、
上部隔離膜１５は窒化膜化した膜（ＳｉXＮYＯZ ）で形
成してあって層間酸化膜１７とエッチング選択比が異な
るため、層間酸化膜１７に対するコンタクトホール１８
形成工程時に下部隔離膜１４はエッチングから保護され
る。このため、隔離領域Ｆの幅はほとんど減少しない。
減少してもわずかである。
【００１２】図３ｆに示すように、コンタクトホール１
８を含む層間酸化膜１７の全面に伝導層１９を形成した
後、コンタクトホール１８とそれに隣接する層間酸化膜
１７上にのみ残留するように伝導層１９を選択的にパタ
ーニングする。下部隔離膜１４上にエッチング選択比の
異なる上部隔離膜１５を形成する工程は、一般的なＬＯ
ＣＯＳ工程を用いて形成した隔離膜、或いはＳＴＩ(Sha
llow Trench Isolution)構造のようなトレンチを用いた
隔離膜の形成時に利用可能である。
【００１３】
【発明の効果】請求項１の発明によれば、素子隔離領域
に通常的に形成されるフィールド酸化膜の上部にフィー
ルド酸化膜とエッチング選択比が異なる上部隔離膜を形
成しているので、半導体デバイスが高集積化して発生す
るミスアラインメント時にも下部隔離膜を保護すること
ができるため、有効隔離距離を確保することができ、信
頼度高い半導体デバイスの隔離膜を提供することができ
る。請求項２の発明によれば、通常のＬＯＣＯＳ工程で
形成される下部隔離膜に窒素イオンをドープさせて上部
隔離膜を形成するため、段差を発生させることなく上部
隔離膜を単純な工程で形成することができる。請求項３
の発明によれば、フィールド酸化膜の下部隔離膜にＳｉ
XＮYＯZ の上部隔離膜を形成し、そのＳｉXＮYＯZ は、
その後に形成される層間絶縁膜とはエッチング選択比が
異なるので、その絶縁膜にコンタクトホールを形成させ
るときのミスアラインメントを伴うエッチング工程でも
下部隔離膜を保護することができる。よって、有効隔離
距離を確保するに容易である。
【００１４】請求項４の発明によれば、素子隔離領域に
通常的に形成されるフィールド酸化膜の上部にイオンを
注入して熱処理するだけであるので、製造工程が複雑に
ならず、有効隔離距離を確保して信頼度高い半導体デバ
イスの隔離膜製造方法を提供することができる。
【図面の簡単な説明】
【図１】 従来の半導体デバイスの隔離膜形成工程断面
図。
【図２】 本発明実施形態の半導体デバイスの隔離膜の
断面構造図。
【図３】 上記実施形態の半導体デバイスの隔離膜形成
工程の断面図、及びこれを用いたコンタクトホール形成
工程の断面図。
【符号の説明】
１１ 半導体基板 １２ 酸化膜 １３ 窒化膜 １４ 下部隔離膜 １５ 上部隔離膜 １６ 不純物領域 １７ 層間酸化膜 １８ コンタクトホール １９ 伝導層

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された下部隔離膜と、 下部隔離膜上にエッチング選択比が下部隔離膜と異なる
    物質で形成された上部隔離膜と、を備えることを特徴と
    する半導体デバイスの隔離膜。
  2. 【請求項２】 上部隔離膜は、下部隔離膜に窒素イオン
    をドープさせた膜であることを特徴とする請求項１記載
    の半導体デバイスの隔離膜。
  3. 【請求項３】 ドープされた膜はＳｉXＮYＯZ であるこ
    とを特徴とする請求項２記載の半導体デバイスの隔離
    膜。
  4. 【請求項４】 半導体基板に下部隔離膜を形成するステ
    ップと、 下部隔離膜に不純物イオンを注入し熱処理して、下部隔
    離膜の表面に下部隔離膜とエッチング選択比が異なる上
    部隔離膜を形成するステップと、を備えることを特徴と
    する半導体デバイスの隔離膜形成方法。
JP10104441A 1997-04-17 1998-04-15 半導体デバイスの隔離膜及びその形成方法 Pending JPH10308448A (ja)

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Application Number Priority Date Filing Date Title
KR1019970014257A KR100244272B1 (ko) 1997-04-17 1997-04-17 반도체소자의 격리막 형성방법
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US6090682A (en) 2000-07-18
KR100244272B1 (ko) 2000-03-02
KR19980077231A (ko) 1998-11-16

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