JPH0576784B2 - - Google Patents
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- JPH0576784B2 JPH0576784B2 JP59125149A JP12514984A JPH0576784B2 JP H0576784 B2 JPH0576784 B2 JP H0576784B2 JP 59125149 A JP59125149 A JP 59125149A JP 12514984 A JP12514984 A JP 12514984A JP H0576784 B2 JPH0576784 B2 JP H0576784B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［技術分野］
本発明は、高集積を可能とした半導体装置に関
するものである。
するものである。
［背景技術］
スタテイツクRAMのメモリセルは一般に６素
子より構成されている。すなわち、駆動素子と負
荷素子よりなる一対のインバータの入出力を互い
に交差結合したフリツプフロツプと、記憶内容の
書き込みおよび読み出しのため、前記フリツプフ
ロツプの記憶ノードに接続された一対のトランス
フアゲート用素子である。スタテイツクRAM
は、これら６素子の具体的な構成によつて、Ｅ／
Ｄ（エンハンスメント／デプリーシヨン）型、完
全CMOS（相補型MOS）型、高抵抗ポリシリコン
負荷型等に区分されている。
子より構成されている。すなわち、駆動素子と負
荷素子よりなる一対のインバータの入出力を互い
に交差結合したフリツプフロツプと、記憶内容の
書き込みおよび読み出しのため、前記フリツプフ
ロツプの記憶ノードに接続された一対のトランス
フアゲート用素子である。スタテイツクRAM
は、これら６素子の具体的な構成によつて、Ｅ／
Ｄ（エンハンスメント／デプリーシヨン）型、完
全CMOS（相補型MOS）型、高抵抗ポリシリコン
負荷型等に区分されている。
集積度の観点からこれら各型のスタテイツク
RAMを考察すれば、いずれの型も各素子は平面
的に形成されていて、大きな面積を必要とする。
従つて、高集積化に難点があつた。Ｅ／Ｄ型、完
全CMOS型は６素子すべてが平面的に形成され
たトランジスタであつて占有面積が大きい。ま
た、高抵抗ポリシリコン負荷型は、比較的小面積
で済むが、微細化が進むと、高抵抗ポリシリコン
負荷の実現には限界がありメモリセル設計上問題
があつた。
RAMを考察すれば、いずれの型も各素子は平面
的に形成されていて、大きな面積を必要とする。
従つて、高集積化に難点があつた。Ｅ／Ｄ型、完
全CMOS型は６素子すべてが平面的に形成され
たトランジスタであつて占有面積が大きい。ま
た、高抵抗ポリシリコン負荷型は、比較的小面積
で済むが、微細化が進むと、高抵抗ポリシリコン
負荷の実現には限界がありメモリセル設計上問題
があつた。
スタテイツクRAMについては、「日経エレク
トロニクス」1982年４月12日号のp159以下に示
されている。
トロニクス」1982年４月12日号のp159以下に示
されている。
［発明の目的］
本発明の目的は、スタテイツクRAM等の基本
となるインバータの負荷素子に高抵抗ポリシリコ
ン負荷を使うことなく、高集積を可能とする半導
体装置を提供するものである。
となるインバータの負荷素子に高抵抗ポリシリコ
ン負荷を使うことなく、高集積を可能とする半導
体装置を提供するものである。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
［発明の概要］
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。すなわち、インバータの駆動素子は、ウエル
内に形成される通常の平面的な構造を有するMIS
素子より構成し、この駆動MIS素子のドレイン領
域に半導体基板に達する溝を形成している。この
縦方向に形成された溝の内周面を絶縁膜によつて
覆つている。従つて、駆動MIS素子のドレイン領
域と基板が負荷素子のドレインソース領域とな
り、溝側部のウエル領域が負荷素子のチヤネル領
域となる。溝内に埋込まれた導電体を負荷素子の
ゲートとすることによつて、三次元的な縦構造の
MIS負荷素子を形成することができる。負荷素子
に高抵抗ポリシリコンを使用せず、かつ、縦構造
のMIS負荷素子であるので高集積化を容易に達成
するものである。
のの概要を簡単に説明すれば、下記のとおりであ
る。すなわち、インバータの駆動素子は、ウエル
内に形成される通常の平面的な構造を有するMIS
素子より構成し、この駆動MIS素子のドレイン領
域に半導体基板に達する溝を形成している。この
縦方向に形成された溝の内周面を絶縁膜によつて
覆つている。従つて、駆動MIS素子のドレイン領
域と基板が負荷素子のドレインソース領域とな
り、溝側部のウエル領域が負荷素子のチヤネル領
域となる。溝内に埋込まれた導電体を負荷素子の
ゲートとすることによつて、三次元的な縦構造の
MIS負荷素子を形成することができる。負荷素子
に高抵抗ポリシリコンを使用せず、かつ、縦構造
のMIS負荷素子であるので高集積化を容易に達成
するものである。
［実施例］
以下、本発明の半導体装置の一実施例を第１図
および第２図を参照して説明する。
および第２図を参照して説明する。
第１図および第２図に示す実施例は本発明の半
導体装置をＮチヤネルＥ／Ｄ型インバータに適用
したものである。
導体装置をＮチヤネルＥ／Ｄ型インバータに適用
したものである。
図において、符号１は第１導電型の半導体基板
であつて、Ｎ型シリコン半導体基板である。この
基板１の上面には第２導電型のＰウエル２がたと
えばＢ（ボロン）イオン打込みによつて形成され
ている。Ｐウエル２内にはインバータの駆動MIS
（MOS）素子（第１の半導体素子）が公知のプロ
セスを用いて形成されている。すなわち、Ｐウエ
ル２にAs（ひ素）、Ｐ（リン）等の選択的イオン打
込みを行つてN+型ソース、ドレイン拡散層３お
よび４を形成している。ソース拡散層３とドレイ
ン拡散層４との間のＰウエル２はMOS素子のチ
ヤネル層５を形成し、の上面にはSiO2からなる
ゲート絶縁膜（第１の絶縁膜）６を介してたとえ
ばドープドポリシリコンのゲート電極７が形成さ
れている。符号８は比較的厚いフイールドSiO2
膜、符号９はPSG（リンシリケートガラス）等の
層間絶縁膜である。
であつて、Ｎ型シリコン半導体基板である。この
基板１の上面には第２導電型のＰウエル２がたと
えばＢ（ボロン）イオン打込みによつて形成され
ている。Ｐウエル２内にはインバータの駆動MIS
（MOS）素子（第１の半導体素子）が公知のプロ
セスを用いて形成されている。すなわち、Ｐウエ
ル２にAs（ひ素）、Ｐ（リン）等の選択的イオン打
込みを行つてN+型ソース、ドレイン拡散層３お
よび４を形成している。ソース拡散層３とドレイ
ン拡散層４との間のＰウエル２はMOS素子のチ
ヤネル層５を形成し、の上面にはSiO2からなる
ゲート絶縁膜（第１の絶縁膜）６を介してたとえ
ばドープドポリシリコンのゲート電極７が形成さ
れている。符号８は比較的厚いフイールドSiO2
膜、符号９はPSG（リンシリケートガラス）等の
層間絶縁膜である。
このような構造を有する駆動MOS素子の前記
ドレイン拡散層４を規定する平面内縦方向に、負
荷素子のMIS（MOS）素子（第２の半導体素子）
が形成されている。すなわち、ドレイン拡散層４
およびＰウエル２を経て基板１迄達する溝１０が
縦方向に形成されている。この溝１０は公知の溝
掘り技術を用いて容易に形成できる。さらに、こ
の溝１０の内周面には、たとえば熱酸化あるいは
CVD法による絶縁膜（第２の絶縁膜）１１が形
成されている。この溝１０内には絶縁膜１１を形
成した後、導電体１２が埋込まれている。導電体
１２は、たとえば、不純物をドープしたポリシリ
コン等が可能であり、この導電体１２は、第２の
半導体素子のゲート電極を形成している。
ドレイン拡散層４を規定する平面内縦方向に、負
荷素子のMIS（MOS）素子（第２の半導体素子）
が形成されている。すなわち、ドレイン拡散層４
およびＰウエル２を経て基板１迄達する溝１０が
縦方向に形成されている。この溝１０は公知の溝
掘り技術を用いて容易に形成できる。さらに、こ
の溝１０の内周面には、たとえば熱酸化あるいは
CVD法による絶縁膜（第２の絶縁膜）１１が形
成されている。この溝１０内には絶縁膜１１を形
成した後、導電体１２が埋込まれている。導電体
１２は、たとえば、不純物をドープしたポリシリ
コン等が可能であり、この導電体１２は、第２の
半導体素子のゲート電極を形成している。
このようにドレイン拡散層４から縦方向に基板
１にまで溝１０を掘ることによつて以下のような
トランジスタ動作が可能である。第１の半導体素
子のドレイン拡散層４がソース拡散層として作用
し、導電体１２およびゲート絶縁膜１１側部のウ
エル領域２がチヤネル層として作用し、そして、
基板１がドレイン拡散層として作用する。このた
め、縦型のMOS素子を第１の駆動MOS素子のド
レイン拡散層４の平面内に形成できるので高集積
化が可能となる。
１にまで溝１０を掘ることによつて以下のような
トランジスタ動作が可能である。第１の半導体素
子のドレイン拡散層４がソース拡散層として作用
し、導電体１２およびゲート絶縁膜１１側部のウ
エル領域２がチヤネル層として作用し、そして、
基板１がドレイン拡散層として作用する。このた
め、縦型のMOS素子を第１の駆動MOS素子のド
レイン拡散層４の平面内に形成できるので高集積
化が可能となる。
第１図および第２図に示した実施例において
は、Ｅ／Ｄ型のインバータを構成するため、導電
体１２とドレイン拡散層４とは、たとえば、アル
ミニウム配線１３によつて電気的に接続されてい
る。第２図において、Q1のMOSFETが第１図に
示す埋込み型MOS素子（第２の半導体素子）に
相当し、Q2のMOSFETが第１図に示す平面
MOS素子（第１の半導体素子）に相当する。
は、Ｅ／Ｄ型のインバータを構成するため、導電
体１２とドレイン拡散層４とは、たとえば、アル
ミニウム配線１３によつて電気的に接続されてい
る。第２図において、Q1のMOSFETが第１図に
示す埋込み型MOS素子（第２の半導体素子）に
相当し、Q2のMOSFETが第１図に示す平面
MOS素子（第１の半導体素子）に相当する。
Q1のドレインは正電源Vccに接続され、基板１
に相当する。Q1のゲートは導電体１２に相当し、
アルミニウム配線１３を介してそのソース（Q2
のドレイン拡散層４）に接続されている。アルミ
ニウム配線１３はインバータの出力端子Voに接
続される。また、Q2のゲートはインバータの入
力端子Viに接続される。Q2のソースは接地され
る。そして、Q1のMOSFETをデプリーシヨン型
とし、Q2のMOSFETをエンハンスメント型とす
れば、高集積化されたＥ／Ｄ型のインバータを実
現することができる。
に相当する。Q1のゲートは導電体１２に相当し、
アルミニウム配線１３を介してそのソース（Q2
のドレイン拡散層４）に接続されている。アルミ
ニウム配線１３はインバータの出力端子Voに接
続される。また、Q2のゲートはインバータの入
力端子Viに接続される。Q2のソースは接地され
る。そして、Q1のMOSFETをデプリーシヨン型
とし、Q2のMOSFETをエンハンスメント型とす
れば、高集積化されたＥ／Ｄ型のインバータを実
現することができる。
また、インバータの応用として、スタテイツク
RAMのメモリセルを同様にしてつくることがで
きるが、従来平面上に負荷MOS素子あるいは高
抵抗ポリシリコンを形成していたのに比較して格
段に小面積となる。
RAMのメモリセルを同様にしてつくることがで
きるが、従来平面上に負荷MOS素子あるいは高
抵抗ポリシリコンを形成していたのに比較して格
段に小面積となる。
［効果］
以上説明したように、本発明の半導体装置は、
平面的に形成した駆動素子のドレイン拡散層から
縦方向に基板に達する迄溝を掘り、この溝の内周
面に形成した絶縁膜および溝内に埋込んだ導電体
とを負荷素子のゲート絶縁膜およびゲート電極と
している。そして、溝の側部のドレイン拡散層、
ウエル、および基板を負荷素子のMISFETの活
性領域としている。従つて、従来のように高抵抗
ポリシリコンを負荷抵抗として使用することな
く、デバイスのスケールダウンが容易である。ま
た、平面的に形成していた負荷素子のMISFET
を三次元に立体化しているので占有面積を小さく
でき集積度が上がるという効果が得られる。
平面的に形成した駆動素子のドレイン拡散層から
縦方向に基板に達する迄溝を掘り、この溝の内周
面に形成した絶縁膜および溝内に埋込んだ導電体
とを負荷素子のゲート絶縁膜およびゲート電極と
している。そして、溝の側部のドレイン拡散層、
ウエル、および基板を負荷素子のMISFETの活
性領域としている。従つて、従来のように高抵抗
ポリシリコンを負荷抵抗として使用することな
く、デバイスのスケールダウンが容易である。ま
た、平面的に形成していた負荷素子のMISFET
を三次元に立体化しているので占有面積を小さく
でき集積度が上がるという効果が得られる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、実施例においては、Ｎチヤネル
のＥ／Ｄ型インバータについて説明したが、すべ
ての導電型を逆にすることによつてＰチヤネルも
可能であることは明らかである。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、実施例においては、Ｎチヤネル
のＥ／Ｄ型インバータについて説明したが、すべ
ての導電型を逆にすることによつてＰチヤネルも
可能であることは明らかである。
［利用分野］
本発明の半導体装置は種々の回路に適用できる
が、特にインバータを基本として構成される各種
論理回路、スタテイツクRAM等に適用して有用
である。
が、特にインバータを基本として構成される各種
論理回路、スタテイツクRAM等に適用して有用
である。
第１図は本発明の半導体装置をＥ／Ｄ型のイン
バータに適用した一実施例を示す縦断面構造図、
第２図は第１図と等価な電気回路図である。 １……半導体基板(N)、２……ウエル(P)、３，４
……ソースドレイン拡散層（N+）、５……チヤネ
ル層、６……第１の絶縁膜、７……ゲート（第１
の半導体素子の）、８……フイルドSiO2膜、９…
…層間絶縁膜、１０……溝、１１……第２の絶縁
膜、１２……導電体（第２の半導体素子のゲー
ト）、１３……アルミニウム配線、Q1……第２の
半導体素子、Q2……第１の半導体素子。
バータに適用した一実施例を示す縦断面構造図、
第２図は第１図と等価な電気回路図である。 １……半導体基板(N)、２……ウエル(P)、３，４
……ソースドレイン拡散層（N+）、５……チヤネ
ル層、６……第１の絶縁膜、７……ゲート（第１
の半導体素子の）、８……フイルドSiO2膜、９…
…層間絶縁膜、１０……溝、１１……第２の絶縁
膜、１２……導電体（第２の半導体素子のゲー
ト）、１３……アルミニウム配線、Q1……第２の
半導体素子、Q2……第１の半導体素子。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体内に形成された第２
導電型のウエル領域と、このウエル領域主面に互
いに離間して設けられている一対の第１導電型の
半導体領域と、この一対の半導体領域に跨つて絶
縁膜を介して位置する第１のゲート電極とを有
し、その一対の半導体領域間にチヤネル領域を持
つ第１の半導体素子と、前記一対の半導体領域の
一つに接し、前記ウエル領域の深さ方向に延びて
溝が設けられ、その溝内に絶縁膜を介して第２の
ゲート電極を有し、そのウエル領域の深さ方向の
溝に沿つてチヤネル領域を持つ第２の半導体素子
とより成ることを特徴とする半導体装置。 ２ 第１、第２の半導体素子はスタテイツク
RAMのメモリセルの構成要素を成すことを特徴
とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125149A JPS615569A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125149A JPS615569A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615569A JPS615569A (ja) | 1986-01-11 |
| JPH0576784B2 true JPH0576784B2 (ja) | 1993-10-25 |
Family
ID=14903077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125149A Granted JPS615569A (ja) | 1984-06-20 | 1984-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615569A (ja) |
-
1984
- 1984-06-20 JP JP59125149A patent/JPS615569A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615569A (ja) | 1986-01-11 |
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