JPH0577207B2 - - Google Patents

Description

【発明の詳細な説明】 本発明を以下の順序で説明する。

Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 作用 Ｇ 実施例 Ｇ−１ 第１の実施例（第１図） Ｇ−２ 第２の実施例（第２図） Ｇ−３ 変形例 Ｈ 発明の効果 Ａ 産業上の利用分野 本発明は、対を成す入力端間のオフセツト電圧
を低減させるオフセツト補償機能を備えた演算増
幅回路に関する。

Ｂ 発明の概要 本発明は、オフセツト補償機能を備えた演算増
幅回路において、演算増幅動作部に対して、それ
を形成する複数のトランジスタのいずれかに並列
的に接続された、少なくとも１個の、トランジス
タとスイツチ素子との直列接続構成を含む付加ト
ランジスタ部と、その付加トランジスタ部のスイ
ツチ素子を制御するスイツチ制御部とを設け、演
算増幅動作部の１対の入力端の夫々の電位が互い
に等しくされたもとで、演算増幅動作部の出力端
電位に所定の設定電位との差が生じているとき、
スイツチ制御部が付加トランジスタ部のスイツチ
素子を開状態もしくは閉状態をとらせるべく駆動
し、それにより演算増幅動作部の出力端電位が変
化して所定の設定電位に到達したとき、スイツチ
制御部が付加トランジスタ部のスイツチ素子を開
状態もしくは閉状態に維持し、演算増幅動作部の
１対の入力端の夫々の電位が独立したものとなる
ようにすることにより、比較的簡単で集積回路化
に適した構成をもつて、実際の製造プロセスを経
て得られる各回路素子定数の設計値からのずれの
影響が可及的に小とされる状態で、演算増幅動作
部の１対の入力端間におけるオフセツト電圧の低
減を図ることができるようにしたものである。

Ｃ 従来の技術 複数のトランジスタが用いられて形成され、集
積回路化された演算増幅器においては、その中で
差動構成をとるものとされる対を成すトランジス
タが、それらの特性を厳密に同一にするものとは
ならず、不所望の特性上の差異を有するものとな
つてしまうのが一般的である。そして、このよう
な演算増幅器は、斯かる差動構成をとる対のトラ
ンジスタの特性上の差異に起因して、一対の入力
端の夫々の電位が互いに等しくされたもとにあつ
ても、出力端に所望の設定電位とは異なつた電位
が得られる状態におかれることになり、出力端に
所望の設定電位が得られるようになすには、一対
の入力端間に所定の電位差を与えることが必要と
なる。この出力端に所望の設定電位が得られるよ
うにするため要求される一対の入力端間の電位差
が、所謂、演算増幅器のオフセツト電圧である。

斯かる演算増幅器のオフセツト電圧を低減させ
るべく、例れば、1981年８月11日付の「エレクト
ロニクス（Electronics）」誌・第122頁に記載さ
れている如く、演算増幅器における差動増幅部の
負荷を可変抵抗部を含む構成となし、演酸増幅器
の一対の入力端の夫々の電位が同一にされたもと
で演酸増幅器の出力端の電位が所定の設定電位と
は相違する状態において、可変抵抗部の抵抗値を
変化させ、それに伴つて出力端の電位が変化して
所定の設定電位に達したとき、可変抵抗部の抵抗
値変化を停止させるようにして、差動増幅部の負
荷抵抗値を設定することが提案されており、この
ように負荷抵抗値が設定された差動増幅部を有す
る演算増幅器は、小さる値のオフセツト電圧をも
つて作動するものとなされる。斯かる場合、可変
抵抗部は、夫々の抵抗値が互いに相違するととも
に予め設定された特定の相互関係を満足するもの
となるように選定された複数の抵抗素子と、各々
の抵抗素子に対応して接続されたスイツチ素子と
を含んで構成され、各スイツチ素子の開閉状態が
制御されて抵抗素子の選択がなされ、それによつ
て、可変抵抗部全体の抵抗値が予め設定された態
様で変化するものとされる。

Ｄ 発明が解決しようとする問題点 このように差動増幅部の負荷が可変抵抗部を含
む構成とされた演算増幅器にあつては、可変抵抗
部を構成する複数の抵抗素子及び各々の抵抗素子
に対応して配されるスイツチ素子も集積回路化さ
れることが望まれるが、可変抵抗部を構成する複
数の抵抗素子の夫々を集積回路素子として形成す
る場合には、夫々の抵抗値を、互いに相違すると
ともに予め設定された特定の相互関係を満足する
ものとなるように選定されたものとされる設計値
に合うものとすることは極めて困難となる。ま
た、各抵抗素子に対応して配されるスイツチ素子
を集積回路素子としては形成するに際しても、そ
の閉状態（オン状態）において、対応する抵抗素
子に比して充分に低い抵抗値を有するものとする
ためには、その素子寸法を比較的大にすることが
必要とされ、占有面積が大となつてしまうという
不都合を生じる。従つて、結局、上述の如くに、
オフセツト電圧の低減を図るべく従来提案され
た、差動増幅部の負荷が可変抵抗部を含む構成を
とる演算増幅器は、集積回路化には適していない
ことになるという問題を伴つている。

斯かる点に鑑み、本発明は、比較的簡単で集積
回路化に好適な構成をとるものとされ、製造プロ
セスを経て得られる各回路素子定数の設計値から
のずれの影響が可及的に小とされるもとで、１対
の入力問題間におけるオフセツト電圧を充分に低
減することができるようにされた、オフセツト補
償演算増幅回路を提供することを目的とする。

Ｅ 問題点を解決するための手段 上述の目的を達成すべく、本発明に係るオフセ
ツト補償演算増幅回路は、複数のトランジスタを
含んで形成された演算増幅動作部と、演算増幅動
作部の１対の入力端の夫々の電位を互いに等しく
する第１の状態と互いに独立したものとする第２
の状態とを選択的にとる入力短絡部と、演算増幅
動作部を形成する複数のトランジスタのいずれか
に並列的に接続された、少なくとも１個の、トラ
ンジスタとスイツチ素子との直列接続構成を含む
付加トランジスタ部と、付加トランジスタ部のス
イツチ素子に制御出力を供給するスイツチ制御部
と、演算増幅動作部の出力端電位を検知しで検知
出力を発生する電位検知部とを備え、入力短絡部
が、演算増幅動作部の出力端電位に所定の設定電
位との差が生じているもとで第１の状態をとり得
るものとされ、また、スイツチ制御部が、電算増
幅動作部の出力端電位に所定の設定電位との差が
生じているもとで、制御出力に基づいてスイツチ
素子を開状態もしくは閉状態をとらせるべく駆動
するものとされ、さらに、電位検知部が、演算増
幅動作部の出力端電位が所定の設定電位との差を
生じた状態から変化して所定の設定電位に到達し
たとき検知出力を変化させ、その検知出力の変化
に基づいて、スイツチ制御部にスイツチ素子を開
状態もしくは閉状態に維持する状態をとらせると
ともに、入力短絡部を第１の状態から第２の状態
に移行させて、オフセツト電圧が低減された動作
状態となすものとされて構成される。

Ｆ 作用 このように構成される本発明に係るオフセツト
補償演算増幅回路にあつては、入力短絡部が演算
増幅動作部の１対の入力端の夫々の電位を互いに
等しくする第１の状態をとるもとで、演算増幅動
作部の出力端電位が所定の設定電位との差を生じ
ている状態において、スイツチ制御部が付加トラ
ンジスタ部のスイツチ素子を開状態もしくは閉状
態をとらせるべく駆動する。斯かるスイツチ素子
の駆動に伴つて演算増幅動作部の出力端電位が変
化し、その結果、演算増幅動作部の出力端電位が
所定の設定電位に達すると、電位検知部が検知出
力を変化させ、その検知出力の変化に基づいて、
スイツチ制御部がスイツチ素子を開状態もしくは
閉状態に維持する状態にされるとともに、入力短
絡部が第１の状態から演算増幅動作の１対の入力
端の夫々の電位を互いに独立したものとする第２
の状態に移行せしめられて、演算増幅動作部の１
対の入力端間のオフセツト電圧が低減された動作
状態がとられる。

このようにして、複数のトランジスタを含んで
形成された演算増幅動作部に対して、その複数の
トランジスタのいずれかに並列的に接続された、
少なくとも１個の、トランジスタとスイツチ素子
との直結接続構成を含む付加トランジスタ部が設
けられ、付加トランジスタ部のスイツチ素子が開
閉制御されることにより、付加トランジスタ部の
トランジスタが演算増幅動作部に関与するものと
される状態と関与しないものとされる状態とが選
択的に取られるようにされた、集積回路化に適し
た構成をもつて、オフセツト電圧の低減が図られ
ることになる。

Ｇ 実施例 Ｇ−１ 第１の実施例（第１図） 第１図は、本発明に係るオフセツト補償演算増
幅回路の一例を示す。

この例は、基本的構成要素として、一対の入力
端子１１Ａ及び１１Ｂが設けられ、複数のトラン
ジスタを含んで形成された演算増幅動作部１３、
演算増幅動作部１３の入力側に接続された入力短
絡部１５、演算増幅動作部１３の構成にさらにト
ランジスタを付加すべく配された、複数のトラン
ジスタとスイツチ素子とを含む付加トランジスタ
部１７、付加トランジスタ部１７におけるスイツ
チ素子の開閉制御を行うスイツチ制御部１９、及
び、演算増幅動作部１３の出力側に接続された電
位検知部２１を備え、さらに、スイツチ制御部１
９に付随するクロツク信号発生部２３が、ナン
ド・ゲート部２５及びアンド・ゲート部２７を伴
つて配されたものとされている。

演算増幅動作部１３は、夫々のゲートが入力端
子１１Ａ及び１１Ｂに接続されて差動構成をとる
ものとされた一対のＮチヤンネル型MOSトラン
ジスタ（以下、Ｎ型トランジスタという）３１及
び３２を有している。これらＮ型トランジスタ３
１及び３２の夫々のソースは、電流源として差動
するＮ型トランジスタ３３を介して基準電位点、
例えば、接地電位点に接続されており、Ｎ型トラ
ンジスタ３３のゲートには、端子３４を通じて所
定のバイアス電圧Vbが供給されている。また、
Ｎ型トランジスタ３１及び３２の夫々のドレイン
と電源V_DDとの間には、カレントミラー構成部を
形成するＰチヤンネル型MOSトランジスタ（以
下、Ｐ型トランジスタという）３５及び３６が配
されており、Ｐ型トランジスタ３５が、そのゲー
トとドレインとが短絡されたものとなされて、Ｎ
型トランジスタ３１のドレインに接続され、Ｐ型
トランジスタ３６がＮ型トランジスタ３２のドレ
インに接続されている。このようにして、Ｎ型ト
ランジスタ３１及び３２を主構成素子として、カ
レントミラー構成部を形成するＰ型トランジスタ
３５及び３６を負荷とする差動増幅器が形成され
ているのである。

さらに、演算増幅動作部１３は、電源V_DDと接
地電位点との間に接続された、出力部を形成する
Ｐ型トランジスタ３７とＮ型トランジスタ３８と
の組を有しており、Ｐ型トランジスタ３７のゲー
トが、Ｐ型トランジスタ３６とＮ型トランジスタ
３２との間の接続点Xd、即ち、Ｎ型トランジス
タ３１及び３２が形成される差動増幅器の出力端
子に接続され、また、Ｎ型トランジスタ３８のゲ
ートが、バイアス電圧Vbが供給される端子３４
に接続されている。そして、Ｐ型トランジスタ３
７及びＮ型トランジスタ３８の夫々のドレインが
共通接続されて、その接続点Xoから演算増幅動
作部１３の出力端子３９が導出されている。

入力短絡部１５は、一対のＮ型トランジスタ４
０及び４１で形成されている。これらＮ型トラン
ジスタ４０及び４１は、夫々、スイツチ素子とし
て作動し、各々のゲートが共通接続されており、
Ｎ型トランジスタ４０のドレイン−ソース通路が
入力端子１１Ａと入力端子１１Ｂとの間に接続さ
れ、また、Ｎ型トランジスタ４１のドレイン−ソ
ース通路が入力端子１１Ｂと接地電位点との間に
接続されている。

付加トランジスタ部１７は、ゲートとドレイン
とが短絡接続された６個のＰ型トランジスタ４２
ａ〜４２ｆと、これらＰ型トランジスタ４２ａ〜
４２ｆに夫々接続されてスイツチ素子として作動
する、さらに６個のＰ型トランジスタ４３ａ〜４
３ｆとで形成されている。Ｐ型トランジスタ４２
ａとそれに対応するＰ型トランジスタ４３ａと
は、夫々のソース−ドレイン通路が直列接続され
て、演算増幅動作部１３におけるカレントミラー
構成部を形成するＰ型トランジスタ３５のソース
−ドレイン通路に並列に接続されたものとなされ
いる。他のＰ型トランジスタ４２ｂ〜４２ｆの
夫々とそれに対応するＰ型トランジスタ４３ｂ〜
４３ｆの夫々についても、Ｐ型トランジスタ４２
ａとそれに対応するＰ型トランジスタ４３ａと同
様な接続態様がとられている。即ち、付加トラン
ジスタ部１７は、演算増幅動作部１３におけるカ
レントミラー構成部を形成するＰ型トランジスタ
３５に並列に接続された、Ｐ型トランジスタ（４
２ａ〜４２ｆの夫々）とスイツチ素子（４３ｂ〜
４３ｆの夫々）との直列接続構成を、合計６固有
しているのである。

そして、この例においては、Ｐ型トランジスタ
４２ａ〜４２ｆは、夫々の有効寸法が１：２：
2²：2⁴：2⁵の比をもつて相違するものとされてお
り、従つて、Ｐ型トランジスタ４２ａ〜４２ｆの
夫々のソース−ドレイン通路を流れる電流は、そ
れらの値の比が１：２：2²：2³：2⁴：2⁵となるも
のとされる。また、演算増幅動作部１３において
Ｐ型トランジスタ３５とともにカレントミラー構
成部を形成するＰ型トランジスタ３６は、その有
効寸法がＰ型トランジスタ３５の有効寸法より大
とされ、かつ、Ｐ型トランジスタ３５の有効寸法
とＰ型トランジスタ４２ａ〜４２ｆの夫々の有効
寸法との和より小となるように選定されている。

スイツチ制御部１９は、継続配置された６個の
フリツプ・フロツプ４４ａ〜４４ｆで構成された
６段の２進カウンタをもつて形成されている。フ
リツプ・フロツプ４４ａ〜４４ｆは、前段の正・
反転出力端子Ｑ及びが次段の正・反転クロツク
端子Ｃ及びに夫々接続される態様をもつて順次
配列され、フリツプ・フロツプ４４ａ〜４４ｆの
各々の反転出力端子が、付加トランジスタ部１
７におけるスイツチ素子であるＰ型トランジスタ
４３ａ〜４３ｆの各々のゲートに夫々接続されて
いる。また、フリツプ・フロツプ４４ａ〜４４ｆ
の各々のセツト端子Ｓには、セツト信号入力端子
４５を通じてセツト信号Ssが供給される。さら
に、フリツプ・フロツプ４４ａ〜４４ｆで構成さ
れる６段の２進カウンタの初段を形成するフリツ
プ・フロツプ４４ａの正・反転クロツク端子Ｃ及
びには、クロツク信号発生部２３から得られる
クロツクパルス信号Scが、クロツク信号発生部
２３の出力端子が一方の入力端子に接続されたナ
ンド・ゲート部２５を介し、インバータ４６で反
転されて、及び、直接に供給される。

電位検出部２１は、比較入力端子が演算増幅動
作部１３の出力端子３９に接続され、基準入力端
子が、電源V_DDと接地電位との間の中点電位Prに
相当する電位に設定された基準電圧源４７に接続
された電圧比較器４８と、電圧比較器４８の出力
端子がデータ端子Ｄに接続されたＤ−フリツプ・
フロツプ４９とにより形成されている。Ｄ−フリ
ツプ・フロツプ４９のクロツク端子Ｃには、ナン
ド・ゲート部２５を経たクロツクパルス信号Sc
が供給され、また、セツト端子Ｓには、セツト信
号入力端子４５からのセツト信号Ssが供給され
る。さらに、Ｄ−フリツプ・フロツプ４９の出力
端子Ｑは、入力短絡部１５のＮ型トランジスタ４
０及び４１のゲートに接続されるとともに、ナン
ド・ゲート部２５の他方の入力端子及びアンド・
ゲート部２７の一方の入力端子に接続されてい
る。

そして、アンド・ゲート部２７の他方の入力端
子は、セツト信号入力端子４５に接続されてお
り、セツト信号入力端子４５からのリセツト信号
Ssが、アンド・ゲート部２７を介して、クロツ
ク信号発生部２３のイネーブル端子Ｅに供給され
る。

斯かる構成を有するものとされた第１図の例が
動作を開始するに際しては、セツト信号入力端子
４５に供給されるセツト信号Ssが、ローレベル
からハイレベルに変化せしめられる。このセツト
信号Ssのローレベルからハイレベルへの変化に
より、スイツチ制御部１９における６段の２進カ
ウンタを構成する６個のフリツプ・フロツプ４４
ａ〜４４ｆの夫々がセツトされ、夫々の反転出力
端子に得られる出力が一斉にローレベルをとる
ものとされる。それにより、付加トランジスタ部
１７におけるＰ型トランジスタ４３ａ〜４３ｆが
全て閉状態（オン状態）とされ、従つて、付加ト
ランジスタ部１７におけるＰ型トランジスタ４２
ａ〜４２ｆの全てが、演算増幅動作部１３におけ
るカレントミラー構成部を形成するＰ型トランジ
スタ３５に対して、実質的に並列付加されること
になる。

また、セツト信号Ssのローレベルからハイレ
ベルへの変化により、電位検知部２１のＤ−フリ
ツプ・フロツプ４９もセツトされ、その出力端子
Ｑに得られる出力端子Sfがハイレベルをとるもの
とされる。それにより、入力短絡部１５のＮ型ト
ランジスタ４０及び４１が共に閉状態とされ、演
算増幅動作部１３における一対の入力端子１１Ａ
及び１１Ｂの夫々の電位が接地電位に維持され
る。

斯かる状態においては、演算増幅動作部１３に
おいて差動増幅器を形成するＮ型トランジスタ３
１及び３２の夫々の負荷が、Ｐ型トランジスタ３
５とそれに実質的に並列付加された付加トランジ
スタ部１７におけるＰ型トランジスタ４２ａ〜４
２ｆの全て、及び、Ｐ型トランジスタ３６で形成
されることになる。そして、Ｐ型トランジスタ３
５とそれに実質的に並列付加されたＰ型トランジ
スタ４２ａ〜４２ｆの夫々の有効寸法との和がＰ
型トランジスタ３６の有効寸法より大であるの
で、Ｎ型トランジスタ３１及び３２が形成する差
動増幅器が不平衡な状態におかれることになり、
Ｎ型トランジスタ３１とＰ型トランジスタ３５と
間の接続点Xcの電位Paに比して、Ｎ型トランジ
スタ３２とＰ型トランジスタ３６と間の接続点
Xdの電位Pbが低下したものとなる。このため演
算増幅動作部１３の出力部を形成するＰ型トラン
ジスタ３７とＮ型トランジスタ３８との間の接続
点Xoの電位、即ち、演算増幅動作部１３の出力
端子３９の電位Poが、前述の中点電位Prより高
いものとなる。その結果、電位検知部２１の電圧
比較器４８の出力信号Spがハイレベルをとるも
のとなり、このハイレベルをとる出力信号Spが
Ｄ−フリツプ・フロツプ４９のデータ端子Ｄに供
給される。

このときナンド・ゲート部２５及びアンド・ゲ
ート部２７に供給されるＤ−フリツプ・フロツプ
４９の出力信号Sfはハイレベルをとるものとされ
ているので、セツト信号入力端子４５からのセツ
ト信号Ssが、アンド・ゲート部２７を介して、
クロツク信号発生部２３のイネーブル端子Ｅにハ
イレベルをもつて供給され、それによりクロツク
信号発生部２３が、クロツクパルス信号Scを発
生する。このクロツクパルス信号Scは、ナン
ド・ゲート部２５を介してＤ−フリツプ・フロツ
プ４９のクロツク端子Ｃに供給される。従つて、
Ｄ−フリツプ・フロツプ４９においては、上述の
如くにハイレベルをもつてデータ端子Ｄに供給さ
れる電圧比較器４８の出力信号Spに応じたレベ
ルの出力が、クロツクパルス信号Scの到来毎に
出力端子Ｑに得られて維持され、Ｄ−フリツプ・
フロツプ４９の出力信号Sfはハイレベルに保たれ
る。

また、クロツク信号発生部２３において発生さ
れ、ナンド・ゲート部２５を介して得られるクロ
ツクパルス信号Scが、スイツチ制御部１９にお
いて２進カウンタを構成するフリツプ・フロツプ
４４ａ〜４４ｆにおける初段のフリツプ・フロツ
プ４４ａの正・反転クロツク端子Ｃ及びに、イ
ンバータ４６を介して、及び、直接に供給され
る。それにより、フリツプ・フロツプ４４ａ〜４
４ｆにより構成される２進カウンタが、クロツク
パルス信号Scの到来毎にカウント動作を行い、
フリツプ・フロツプ４４ａ〜４４ｆの夫々の反転
出力端子に得られる出力が２進カウント値に応
じてハイレベルとなる。そして、斯かるフリツ
プ・フロツプ４４ａ〜４４ｆの夫々の反転出力端
子に得られる出力のレベル変化に伴つて、付加
トランジスタ部１７におけるＰ型トランジスタ４
３ａ〜４３ｆの夫々がスイツチ制御部１９におけ
る２進カウンタの２進カウント値に応じて開状態
とされる。即ち、スイツチ制御部１９による、付
加トランジスタ部１７におけるスイツチ素子を形
成するＰ型トランジスタ４３ａ〜４３ｆに対する
駆動が行われるのである。

このとき、Ｐ型トランジスタ４２ａ〜４２ｆに
おける、Ｐ型トランジスタ４３ａ〜４３ｆのうち
の開状態とされるものに対応するものは、演算増
幅動作部１３においてカレントミラー構成部を形
成するＰ型トランジスタ３５に実質的に並列付加
された状態から除外されることになる。従つて、
Ｐ型トランジスタ４２ａ〜４２ｆのうちの演算増
幅動作部１３においてカレントミラー構成部を形
成するＰ型トランジスタ３５に実質的に並列付加
されることになるものが、スイツチ制御部１９に
おける２進カウンタの２進カウント値に応じて変
化していき、スイツチ制御部１９における２進カ
ウンタのカウント動作毎に、演算増幅動作部１３
においてカレントミラー構成部を形成するＰ型ト
ランジスタ３５とＰ型トランジスタ４２ａ〜４２
ｆのうちのＰ型トランジスタ３５に実質的に並列
付加されるものとの有効寸法の和が、Ｐ型トラン
ジスタ４２ａの有効寸法分づつ順次減少して、Ｐ
型トランジスタ３５とともにカレントミラー構成
部を形成するＰ型トランジスタ３６の有効寸法に
次第に近づいていき、演算増幅動作部１３におい
てＮ型トランジスタ３１及び３２で形成される差
動増幅器が平衡状態に向かつていく。それによ
り、演算増幅動作部１３における接続点Xdの電
位Pbは次第に上昇していき、それに伴つて、演
算増幅動作部１３の出力端子３９の電位Poが
徐々に中点電位Prに向かつて降下していく。こ
のとき、演算増幅動作部１３に設けられた入力端
子１１Ａ及び１１Ｂの夫々は接地電位に維持され
ているので、演算増幅動作部１３の出力端子３９
の電位Poが徐々に中点電位Prに向かつて降下し
ていくことは、演算増幅動作部１３のオフセツト
電圧が徐々に低減されていくことになる。

そして、Ｐ型トランジスタ３５とＰ型トランジ
スタ４２ａ〜４２ｆのうちのＰ型トランジスタ３
５に実質的に並列付加されるものとの有効寸法の
和が、Ｐ型トランジスタ３６の有効寸法より大で
ある状態からそれ以下となるとき、演算増幅動作
部１３における接続的Xdの電位Pbが、接続点Xc
の電位Pa以上となり、演算増幅動作部１３の出
力端子３９の電位Poが中点電位Prに達して、中
点電位Prに等しいもの、もしくは、中点電位Pr
より若干低下したものとなり、演算増幅動作部１
３のオフセツト電圧が最も低減せしめられた状態
とされる。演算増幅動作部１３の出力端子３９の
電位Poが中点電位Prに等しいもの、もしくは、
中点電位Prより若干低下したものとなると、電
位検知部２１における電圧比較器４８の出力信号
Spがハイレベルからローレベルに変化する。そ
れにより、Ｄ−フリツプ・フロツプ４９の出力端
子Ｑに得られる出力信号Sfがハイレベルをとるも
のからローレベルをとるものへと変化する。

このようにして、Ｄ−フリツプ・フロツプ４９
の出力信号Sfがローレベルをとるものとされるこ
とにより、入力短絡部１５のＮ型トランジスタ４
０及び４１が共に開状態とされて、演算増幅動作
部１３に設けられた入力端子１１Ａ及び１１Ｂ
が、接地電位に維持される状態から解除され、互
いに独立した電位をとるものとされる。また、ア
ンド・ゲート部２７が遮断状態とされて、セツト
信号入力端子４５からのセツト信号Ssがアン
ド・ゲート部２７を通じてクロツク信号発生部２
３のイネーブル端子Ｅに供給される状態がとられ
なくなり、クロツク信号発生部２３におけるクロ
ツクパルス信号Scの発生が停止される。さらに、
ナンド・ゲート部２５の出力側がハイレベルに維
持されて、Ｄ−フリツプ・フロツプ４９がその出
力信号Sfがローレベルを維持する状態に保たれる
とともに、スイツチ制御部１９においてフリツ
プ・フロツプ４４ａ〜４４ｆにより構成される２
進カウンタが、Ｐ型トランジスタ３５とＰ型トラ
ンジスタ４２ａ〜４２ｆのうちのＰ型トランジス
タ３５に実質的に並列付加されるものとの有効寸
法の和が、Ｐ型トランジスタ３６の有効寸法より
大である状態からそれ以下のなるときの状態に維
持される。

このようにして、第１図に示される例にあつて
は、演算増幅動作部１３におけるＰ型トランジス
タ３５に対する、付加トランジスタ部１７におけ
るＰ型トランジスタ４２ａ〜４２ｆの実質的な並
列付加状態が制御されることにより、演算増幅動
作部１３のオフセツト電圧が最も低減せしめられ
た状態がとられ、その後、演算増幅動作部１３に
設けられた入力端子１１Ａ及び１１Ｂに供給され
る入力信号に応じた通常動作が行われ得るものと
されることになる。

Ｇ−２ 第２の実施例（第２図） 第２図は、本発明に係るオフセツト補償演算増
幅回路の他の例を示す。

第２図においては、第１図に示される各部に対
応する部分が第１図と共通の符号が付されて示さ
れており、それらについての重複説明は省略され
る。

この第２図の例にあつては、演算増幅動作部１
３に関連して設けられ付加トランジスタ部１７
が、６個のＮ型トランジスタ５０ａ〜５０ｆと、
これらＮ型トランジスタ５０ａ〜５０ｆに夫々接
続されたスイツチ素子として作動する、さらに６
個のＮ型トランジスタ５１ａ〜５１ｆとで形成さ
れている。Ｎ型トランジスタ５０ａとそれに対応
するＮ型トランジスタ５１ａとは、夫々のソース
−ドレイン通路が直列接続されて、演算増幅動作
部１３における差動増幅器を形成するＮ型トラン
ジスタ３１のソース−ドレイン通路に並列に接続
されたものとなされている。他のＮ型トランジス
タ５０ｂ〜５０ｆの夫々とそれに対応するＮ型ト
ランジスタ５１ｂ〜５１ｆの夫々についても、Ｎ
型トランジスタ５０ａとそれに対応するＮ型トラ
ンジスタ５１ａと同様な接続態様がとられてい
る。即ち、この例においては、付加トランジスタ
部１７は、演算増幅動作部１３における差動増幅
器を形成するＮ型トランジスタ３１に並列に接続
された、Ｎ型トランジスタ（５０ａ〜５０ｆの
夫々）とスイツチ素子（５１ａ〜５１ｆの夫々）
との直列接続構成を、合計６個有しているのであ
る。

このように並列に配されるＮ型トランジスタ５
０ａ〜５０ｆは、夫々の有効寸法が１：２：2²：
2³：2⁴：2⁵の比をもつて相違するものとされてお
り、従つて、Ｎ型トランジスタ５０ａ〜５０ｆの
夫々のソース−ドレイン通路を流れる電流は、そ
れらの値の比が１：２：2²：2³：2⁴：2⁵となるも
のとされる。また、演算増幅動作部１３において
Ｎ型トランジスタ３１とともに差動増幅器を形成
するＮ型トランジスタ３２は、その有効寸法がＮ
型トランジスタ３１の有効寸法より大とされ、か
つ、Ｎ型トランジスタ３１の有効寸法とＮ型トラ
ンジスタ５０ａ〜５０ｆの夫々の有効寸法との和
より小となるように選定されている。

そして、スイツチ素子を形成するＮ型トランジ
スタ５１ａ〜５１ｆの夫々のゲートは、スイツチ
制御部１９において６段の２進カウンタを形成す
る６個のフリツプ・フロツプ４４ａ〜４４ｆの
各々の反転出力端子に、夫々接続されている。

その他の各部は、第１図に示される例と同様に
構成されている。

斯かる構成のもとに、第２図の例が動作を開始
するに際しても、セツト信号入力端子４５に供給
されるセツト信号Ssがローレベルからハイレベ
ルに変化せしめられ、このセツト信号Ssのロー
レベルからハイレベルへの変化により、スイツチ
制御部１９における６段の２進カウンタを構成す
る６個のフリツプ・フロツプ４４ａ〜４４ｆの反
転出力端子に得られる出力が一斉にローレベル
をとるものとされる。それにより、付加トランジ
スタ部１７におけるＮ型トランジスタ５１ａ〜５
１ｆが全て開状態（オフ状態）とされ、従つて、
付加トランジスタ部１７におけるＮ型トランジス
タ５０ａ〜５０ｆの夫々が、演算増幅動作部１３
における差動増幅器を形成するＮ型トランジスタ
３１に対して、実質的に並列付加されない状態と
されることになる。

また、このとき、第１図に示される例と同様に
して、電位検知部２１のＤ−フリツプ・フロツプ
４９の出力信号Sfがハイレベルをとるものとさ
れ、それにより、入力短絡部１５のＮ型トランジ
スタ４０及び４１が共に閉状態とされて、演算増
幅動作部１３における一対の入力端子１１Ａ及び
１１Ｂの夫々の電位が接地電位とされる。

斯かる状態においては、演算増幅動作部１３に
おいてＮ型トランジスタ３１及び３２により形成
される差動増幅器は、Ｎ型トランジスタ３１の有
効寸法がＮ型トランジスタ３２の有効寸法より小
とされているので、不平衡な状態におかれて、Ｎ
型トランジスタ３１を流れる電流によりＮ型トラ
ンジスタ３２を流れる電流が大となり、Ｎ型トラ
ンジスタ３１とＰ型トランジスタ３５との間の接
続点Xcの電位Paに比して、Ｎ型トランジスタ３
２とＰ型トランジスタ３６との間の接続点Xdの
電位Pbが低下したものとなる。このため、演算
増幅動作部１３の出力端子３９の電位Poが中点
電位Prより高いものとなり、電位検知部２１の
電圧比較器４８の出力信号Spがハイレベルをと
るものとなる。

また、第１図に示される例と同様にして、Ｄ−
フリツプ・フロツプ４９の出力信号Sfはハイレベ
ルに保たれ、さらに、スイツチ制御部１９におい
てフリツプ・フロツプ４４ａ〜４４ｆで構成され
る２進カウンタが、クロツクパルス信号Scの到
来毎にカウント動作を行い、フリツプ・フロツプ
４４ａ〜４４ｆの夫々の反転出力端子に得られ
る出力が２進カウント値に応じてハイレベルとな
る。そして、斯かるフリツプ・フロツプ４４ａ〜
４４ｆの夫々の反転出力端子に得られる出力の
レベル変化に伴つて、付加トランジスタ部１７に
おけるＮ型トランジスタ５１ａ〜５１ｆの夫々が
スイツチ制御部１９における２進カウンタの２進
カウント値に応じて閉状態とされる。即ち、スイ
ツチ制御部１９による、付加トランジスタ部１７
におけるスイツチ素子を形成するＮ型トランジス
タ５１ａ〜５１ｆに対する駆動が行われるのであ
る。

このとき、Ｎ型トランジスタ５０ａ〜５０ｆに
おける、Ｎ型トランジスタ５１ａ〜５１ｆのうち
の閉状態とされるものに対応するものは、演算増
幅動作部１３において差動増幅器を形成するＮ型
トランジスタ３１に実質的に並列付加されること
になる。従つて、Ｎ型トランジスタ５０ａ〜５０
ｆのうちの演算増幅動作部１３において差動増幅
器を形成するＮ型トランジスタ３１に実質的に並
列付加されることになるものが、スイツチ制御部
１９における２進カウンタの２進カウント値に応
じて変化していき、スイツチ制御部１９における
２進カウンタのカウント動作毎に、演算増幅動作
部１３において差動増幅器を形成するＮ型トラン
ジスタ３１とＮ型トランジスタ５０ａ〜５０ｆの
うちのＮ型トランジスタ３１に実質的に並列付加
されるものとの有効寸法の和が、Ｎ型トランジス
タ５０ａの有効寸法分づつ増加して、Ｎ型トラン
ジスタ３１と共に差動増幅器を形成するＮ型トラ
ンジスタ３２の有効寸法に次第に近づいていき、
Ｎ型トランジスタ３１及び３２で形成される差動
増幅器が平衡状態に向かつていく。それにより、
演算増幅動作部１３における接続点Xdの電位Pb
は次第に上昇していき、それに伴つて、演算増幅
動作部１３の出力端子３９の電位Poが徐々に中
点電位Prに向かつて降下していく。この場合に
も、演算増幅動作部１３に設けられた入力端子１
１Ａ及び１１Ｂの夫々は接地電位に維持されてい
るので、演算増幅動作部１３の出力端子３９の電
位Poが徐々に中点電位Prに向かつて降下してい
くことは、演算増幅動作部１３のオフセツト電圧
が徐々に低減されていくことになる。

そして、Ｎ型トランジスタ３１とＮ型トランジ
スタ５０ａ〜５０ｆのうちのＮ型トランジスタ３
１に実質的に並列付加されるものとの有効寸法の
和が、Ｎ型トランジスタ３２の有効寸法より小で
ある状態からそれ以上になるとき、演算増幅動作
部１３における接続点Xdの電位Pbが、接続点Xc
の電位Pa以上となり、演算増幅動作部１３の出
力端子３９の電位Poが中点電位Prに達して、中
点電位Prに等しいもの、もしくは、中点電位Pr
より若干低下したものとなり、演算増幅動作部１
３のオフセツト電圧が最も低減せしめられた状態
とされる。演算増幅動作部１３の出力端子３９の
電位Poが中点電位Prに等しいもの、もしくは、
中点電位Prより若干低下したものとなると、電
位検知部２１における電圧比較器４８の出力信号
Spがハイレベルからローレベルに変化し、Ｄ−
フリツプ・フロツプ４９の出力端子Ｑに得られる
出力信号Sfがローレベルをとるものとなる。

このようにして、Ｄ−フリツプ・フロツプ４９
の出力信号Sfがローレベルをとるものとなること
により、第１図の例と同様に、入力短絡部１５の
Ｎ型トランジスタ４０及び４１が共に開状態とさ
れて、入力端子１１Ａ及び１１Ｂが互いに独立し
た電位をとるものとされ、クロツク信号発生部２
３におけるクロツクパルス信号Ssの発生が停止
され、さらに、Ｄ−フリツプ・フロツプ４９がそ
の出力信号Sfがローレベルを維持する状態に保た
れるとともに、スイツチ制御部１９におけるフリ
ツプ・フロツプ４４ａ〜４４ｆにより構成される
２進カウンタが、Ｎ型トランジスタ３１とＮ型ト
ランジスタ５０ａ〜５０ｆのうちのＮ型トランジ
スタ３１に実質的に並列付加されるものとの有効
寸法の和が、Ｎ型トランジスタ３２の有効寸法よ
り小である状態からそれ以上になるときの状態に
維持される。

このようにして、第２図に示される例にあつて
も、演算増幅動作部１３におけるＮ型トランジス
タ３１に対する、付加トランジスタ部１７におけ
るＮ型トランジスタ５０ａ〜５０ｆの実質的な並
列付加状態が制御されることにより、演算増幅動
作部１３のオフセツト電圧が最も低減せしめられ
た状態がとられ、その後、演算増幅動作部１３に
設けられた入力端子１１Ａ及び１１Ｂに供給され
る入力信号に応じた通常動作が行われ得るものと
されることになる。

Ｇ−３ 変形例 上述の第１図及び第２図に夫々示されるいずれ
の例においても、電位検知部２１に設けられた電
圧比較部４８及び基準電圧源４７は、必ずしも必
要なものではなく、斯かる電圧比較器４８及び基
準電圧源４７を用いることなく、演算増幅動作部
１３の出力端子３９を、Ｄ−フリツプ・フロツツ
プ４９のデータ端子Ｄに直線接続して、実用上別
段の支障を生じない構成とすることもできる。

また、上述の第１図及び第２図に夫々示される
例においては、演算増幅動作部１３における基準
電位点が接地電位点とされているが、この基準電
位点は、電源V_DDより低い所定の正もしくは負の
電位の点とすることができるものである。さら
に、第１図及び第２図に夫々示される例において
は、入力短絡部１５のＮ型トランジスタ４０及び
４１が閉状態とされるとき、演算増幅動作部１３
に設けられた入力端子１１Ａ及び１１Ｂが共に接
地電位に維持されるようになされているが、入力
短絡部１５のＮ型トランジスタ４０及び４１が閉
状態とされるとき入力端子１１Ａ及び１１Ｂに要
求されることは、同電位にされることであり、従
つて、入力端子１１Ａ及び１１Ｂを接地電位以外
の任意の電位に維持するようになすことができ
る。

Ｈ 発明の効果 以上の説明から明らかな如く、本発明に係るオ
フセツト補償演算増幅回路は、例えば、作動状態
の初期においてセツト信号のレベルが変化せしめ
られることにより、一対の入力端子間におけるオ
フセツト電圧が自動的に低減せしめられる状態が
とられ、かつオフセツト電圧が低減せしめられた
後には、自動的に、一対の入力端子に供給される
入力信号に応じた通常動作を行い得る状態とされ
る。従つて、通常動作が常に低減されたオフセツ
ト電圧のもとで行われる利点が得られる。そし
て、オフセツト電圧の低減にあたり、所定の抵抗
値に設定された複数の抵抗素子を用いるという如
くの、集積回路素子として形成することが困難と
される構成を必要とせず、そのため、製造プロセ
スを経て得られる各回路素子定数の設計値からの
ずれの影響が可及的に小とされる、集積回路化に
適した構成をとるものとすることができる。

【図面の簡単な説明】

第１図は本発明に係るオフセツト補償演算増幅
回路の一例を示す回路構成図、第２図は本発明に
係るオフセツト補償演算増幅回路の他の例を示す
回路構成図である。 図中、１１Ａ及び１１Ｂは入力端子、１３は演
算増幅動作部、１５は入力短絡部、１７は付加ト
ランジスタ部、１９はスイツチ制御部、２１は電
位検知部、２３はクロツク信号発生部である。

Claims (1)

1. 【特許請求の範囲】 １ 複数のトランジスタを含んで形成された演算
   増幅動作部と、 該演算増幅動作部の１対の入力端の夫々の電位
   を互いに等しくする第１の状態と互いに独立した
   ものとする第２の状態とを選択的にとり、上記演
   算増幅動作の出力端電位に所定の設定電位との差
   が生じているもとで上記第１の状態をとり得るも
   のとされた入力短絡部と、 上記演算増幅動作部を形成する複数のトランジ
   スタのいずれかに並列的に接続された、少なくと
   も１個の、トランジスタとスイツチ素子との直列
   接続構成を含む付加トランジスタ部と、 該不可トランジスタ部のスイツチ素子に制御出
   力を供給し、上記演算増幅動作部の出力端電位に
   所定の設定電位との差が生じているもとで、上記
   制御出力に基づいて上記スイツチ素子を開状態も
   しくは閉状態をとらせるべく駆動するスイツチ制
   御部と、 上記演算増幅動作部の出力端電位を検知して検
   知出力を送出し、上記出力端電位が所定の設定電
   位との差を生じた状態から変化して上記所定の設
   定電位に到達したとき上記検知出力を変化させ、
   該検知出力の変化に基づいて、上記スイツチ制御
   部に上記スイツチ素子を開状態もしくは閉状態に
   維持する状態をとらせるとともに、上記入力短絡
   部を上記第１の状態から第２の状態に移行させ、
   オフセツト電圧が低減された動作状態となす電位
   検知部と、 を備えて成るオフセツト補償演算増幅回路。 ２ 付加トランジスタ部が演算増幅動作部を形成
   する複数のトランジスタのいずれかに並列的に接
   続された、複数個の、トランジスタとスイツチ素
   子との直列接続構成を含み、該複数の直列接続構
   成の夫々におけるトランジスタの有効寸法比が、
   １：２もしくは１：２：……：2^n-1（ｎは３以上
   の正整数）なる関係を満足する値に選定されたこ
   とを特徴とする特許請求の範囲第１項記載のオフ
   セツト補償演算増幅回路。 ３ スイツチ制御部が複数段の２進カウンタで形
   成され、該２進カウンタの各段における出力によ
   つて複数の直列接続構成の夫々におけるスイツチ
   素子が制御されることを特徴とする特許請求の範
   囲第２項記載のオフセツト補償演算増幅回路。 ４ スイツチ制御部と電位検知部との夫々がセツ
   ト端子を有し、該セツト端子の夫々に供給される
   セツト信号によつて、上記スイツチ制御部から得
   られる制御出力及び上記電位検知部から得られる
   検知出力の初期化が行われることを特徴とする特
   許請求の範囲第１項記載のオフセツト補償演算増
   幅回路。