JPH0577348B2 - - Google Patents
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- JPH0577348B2 JPH0577348B2 JP1002802A JP280289A JPH0577348B2 JP H0577348 B2 JPH0577348 B2 JP H0577348B2 JP 1002802 A JP1002802 A JP 1002802A JP 280289 A JP280289 A JP 280289A JP H0577348 B2 JPH0577348 B2 JP H0577348B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はAC電源駆動方式のジヨセフソン論理
回路の構成に係り、特に高速クロツクで動作し、
高集積度を有するジヨセフソンLSIに適用して好
適なジヨセフソン論理回路への電源供給方式に関
する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to the configuration of an AC power-driven Josephson logic circuit, and in particular operates with a high-speed clock,
The present invention relates to a power supply method for Josephson logic circuits suitable for application to Josephson LSIs with high integration.
ジヨセフソン素子は電流駆動の素子であり、１
素子の駆動に数百μA程度の交流電流を必要とす
る。素子間の信号伝搬遅延を抑えるために、素子
及び回路を超電導グランドプレーン上に形成し、
信号配線の終端箇所を配線の特性インピーダンス
に等しい整合抵抗を介してグランドプレーンに接
続する方法が用いられる。こうすると出力電流の
帰路電流をグランドプレーンに流すことができる
ので、配線遅延を最小に抑えるとともに配線占有
面積を減らすことが可能になる。この場合、同一
のグランドプレーン上形成したジヨセフソン素子
には並列に交流電流を供給する必要がある。この
ような交流電流供給法の一例が、ピー・シー・ア
ーネツト、アンド デー・ジエー・ヘレル；“レ
ギユレーテツド エーシー パワー フオー ジ
ヨセフソン インターフエロメター ラツチング
ロジツク サーキツツ，”アイ イー イー
イー トランズアクシヨン オン マグネテイツ
クス エム エー ジー 15巻、第１号、1979年
１月、第554頁から第557頁（P.C.Arnett and D.
J.Herrell；“Regulated AC Power for
Josephson Interferometer Latching Logic
Circuits，”IEEE Trans.on Magnetics，Vol.
MAG−15，No.１，January 1979，pp.554−557）
に詳細に示されている。同文献においては、第２
図に示すように、LSIチツプ外の超電導実装基板
上に設けられたトランスで入力電流を16倍に増加
し、チツプ上の電源バスとグランドプレーンの間
には接合面積の大きいジヨセフソン接合を直列に
接続したレギユレータが挿入されており、ジヨセ
フソン接合のギヤツプ電圧を利用して電源バス電
圧を低い一定の値に維持する技術が用いられてい
る。
Josephson device is a current driven device, and 1
An alternating current of approximately several hundred microamperes is required to drive the element. In order to suppress signal propagation delay between elements, elements and circuits are formed on a superconducting ground plane,
A method is used in which the termination point of the signal wiring is connected to the ground plane via a matching resistor equal to the characteristic impedance of the wiring. This allows the return current of the output current to flow through the ground plane, making it possible to minimize wiring delays and reduce the area occupied by the wiring. In this case, it is necessary to supply alternating current in parallel to Josephson elements formed on the same ground plane. An example of such an alternating current supply method is provided by P.C. Arnett, and D.G. Heler;
E. Transactions on Magnetics M.A.G., Vol. 15, No. 1, January 1979, pp. 554-557 (PCArnett and D.
J.Herrell; “Regulated AC Power for
Josephson Interferometer Latching Logic
Circuits,” IEEE Trans.on Magnetics, Vol.
MAG-15, No. 1, January 1979, pp.554-557)
is shown in detail. In the same document, the second
As shown in the figure, the input current is increased 16 times by a transformer installed on the superconducting mounting board outside the LSI chip, and a Josephson junction with a large junction area is connected in series between the power bus on the chip and the ground plane. A connected regulator is inserted, and a technique is used that uses the Josephson junction gap voltage to maintain the power bus voltage at a low constant value.
尚、第２図において、２０１はトランス、２０
２はLSIチツプ、２３０はLSIチツプ２０２が搭
載されるカードを示す。また２０４はLSIチツプ
２０２とカード２０３との接続部、２０５はLSI
チツプ２０２上のレギユレータ、２０６はカード
２０３への交流電源供給端子、２０７は交流電源
駆動ジヨセフソン論理回路、２０８はカード２０
３の入出力信号端子である。 In addition, in Fig. 2, 201 is a transformer, 20
2 indicates an LSI chip, and 230 indicates a card on which the LSI chip 202 is mounted. Further, 204 is a connection part between the LSI chip 202 and the card 203, and 205 is a connection part between the LSI chip 202 and the card 203.
A regulator on the chip 202, 206 is an AC power supply terminal to the card 203, 207 is an AC power supply driving Josephson logic circuit, and 208 is a card 20
This is the input/output signal terminal of No. 3.
このようなトランスを用いた交流電源供給法
は、外部から交流電流を供給する交流電流源が発
生すべき電流を所定の周波数帯域において低減で
きるという大きな特長を有する。しかし、次の２
つの問題点が残留している。すなわち、(1)トラン
スの負荷は抵抗成分を有するので電流変換のでき
る帯域に下限と上限がある。(2)LSIチツプの入力
端子部では、例えばLSIチツプの集積度が数ｋゲ
ートに及ぶような場合、1A以上にも達する交流
電流が流れている。この交流電流の周波数はクロ
ツクの高周波であり、チツプとそれを搭載する実
装基板（パツケージまたはカード、ボード等）と
の間の接続部にインダクタンス成分があるとそこ
で強い磁場を発生し、他の入出力端子接続部との
間にクロストークを生じてしまう。
The AC power supply method using such a transformer has the great advantage that the current to be generated by an AC current source that supplies AC current from the outside can be reduced in a predetermined frequency band. However, the following two
One problem remains. That is, (1) since the load of the transformer has a resistance component, there is a lower limit and an upper limit to the band in which current can be converted. (2) In the input terminal section of an LSI chip, for example, when the LSI chip is integrated with several k gates, an alternating current of 1A or more flows. The frequency of this alternating current is the high frequency of the clock, and if there is an inductance component in the connection between the chip and the mounting board (package, card, board, etc.) on which it is mounted, a strong magnetic field will be generated there, and other inputs will be generated. This will cause crosstalk between the output terminal and the output terminal connection.
本発明の目的は、帯域制限のない、交流電流源
の供給電流低減法を提供するとともに、LSIチツ
プの接続端子部に流れる交流電流振幅も低減する
ようなジヨセフソン論理回路の構成を提供する。 An object of the present invention is to provide a method for reducing the supply current of an alternating current source without band limitations, and also to provide a Josephson logic circuit configuration that reduces the amplitude of alternating current flowing through the connection terminals of an LSI chip.
上記目的を解決するために本発明においては、
LSIチツプの中の回路を相互に電気的に絶縁され
た回路群に分割する。このような分割は磁束結合
型ジヨセフソン素子を用いれば実現可能である。
そして各回路群を電源端子からみて直列に接続
し、外部から入力される交流電源電流が各回路群
内を１回ずつ経由して接地点に至るような構成と
する。
In order to solve the above object, in the present invention,
Divide the circuits in an LSI chip into groups of circuits that are electrically isolated from each other. Such division can be realized by using a flux-coupled Josephson element.
Each circuit group is connected in series when viewed from the power supply terminal, so that the AC power supply current input from the outside passes through each circuit group once and reaches the ground point.
各回路群に直列に交流電源電流が供給されるの
で、外部から入力する交流電源電流振幅は回路群
の個数分の１だけに低減される。またこの供給方
法においては周波数的には下限を与える要素はな
く、直流帯域から使用可能である。
Since the AC power supply current is supplied in series to each circuit group, the amplitude of the AC power supply current input from the outside is reduced to 1/the number of circuit groups. Further, in this supply method, there is no element that imposes a lower limit in terms of frequency, and it can be used from the DC band.
以下、本発明の一実施例を第１図により説明す
る。同図で１０１はジヨセフソンLSIチツプ、１
０２〜１０５は相異なるグランドプレーン上に形
成された回路群である。１０６は各回路群の間の
グランドプレーン溝部である。回路群１０２内に
は２つの交流電源端子１１１と１１２があり、交
流電源端子１１１には電源バス１１３が、交流電
源端子１１２には電源バス１１４がそれぞれ接続
されている。電源バスとグランドプレーンの間に
は給電抵抗１１７とジヨセフソン素子１１８を直
列接続した枝が多数個並列に設けられている。そ
して電源バス上の枝が接続している個所よりは交
流電源端子１１１，１１２に近い側の位置で、電
源バスとグランドプレーンの間にレギユレータ１
１５が接続されている。そして電源バス上のレギ
ユレータ１１５が接続している個所よりはさらに
交流電源端子１１１，１１２に近い側でダミー抵
抗１１６が電源バスとグランドプレーンの間に接
続されている。
An embodiment of the present invention will be described below with reference to FIG. In the figure, 101 is Josephson LSI chip, 1
02 to 105 are circuit groups formed on different ground planes. 106 is a ground plane groove between each circuit group. There are two AC power terminals 111 and 112 in the circuit group 102, and a power bus 113 is connected to the AC power terminal 111, and a power bus 114 is connected to the AC power terminal 112, respectively. Between the power supply bus and the ground plane, a large number of branches each having a power supply resistor 117 and a Josephson element 118 connected in series are provided in parallel. Then, a regulator 1 is placed between the power bus and the ground plane at a position closer to the AC power supply terminals 111 and 112 than where the branches on the power bus connect.
15 are connected. A dummy resistor 116 is connected between the power bus and the ground plane on the side closer to the AC power supply terminals 111 and 112 than where the regulator 115 is connected on the power bus.
レギユレータ１１５は、接合面積が電源バス１
１３または１１４から供電されているジヨセフソ
ン素子に含まれるジヨセフソン接合の面積の総和
よりも大きいジヨセフソン接合を偶数個直列接続
したものである。 The regulator 115 has a junction area of power supply bus 1
An even number of Josephson junctions, which are larger than the total area of the Josephson junctions included in the Josephson elements to which power is supplied from 13 or 114, are connected in series.
他の回路群１０３〜１０５も第１の回路群１０
２と同様の構造を有している。第１の回路群１０
２の第１の交流電源端子１１１はLSIチツプ１０
１の交流電源入力端子１２７に接続され、同端子
１２７には外部交流電源１３２が接続されてい
る。第１の回路群１０２の第２の交流電源入力端
子１１２は、第２の回路群１０３の第１の交流電
源入力端子１２１に配線１０７により接続されて
いる。第２の回路群１０３の第２の交流電源入力
端子１２２は、第３の回路群１０４の第１の交流
電源入力端子１２３に配線１０８により接続され
る。以下同様に第ｎの回路群１０５の第１の交流
電源入力端子１２５は第（ｎ−１）の回路群の第
２の交流電源入力端子に接続されている。第ｎの
回路群１０５の第２の交流電源入力端子１２６は
LSIチツプ１０１の接地端子１２８に接続されて
いる。 The other circuit groups 103 to 105 are also connected to the first circuit group 10.
It has the same structure as 2. First circuit group 10
2, the first AC power supply terminal 111 is the LSI chip 10
1, and an external AC power source 132 is connected to the terminal 127. The second AC power input terminal 112 of the first circuit group 102 is connected to the first AC power input terminal 121 of the second circuit group 103 by a wiring 107. The second AC power input terminal 122 of the second circuit group 103 is connected to the first AC power input terminal 123 of the third circuit group 104 via wiring 108 . Similarly, the first AC power input terminal 125 of the n-th circuit group 105 is connected to the second AC power input terminal of the (n-1)th circuit group. The second AC power input terminal 126 of the n-th circuit group 105 is
It is connected to the ground terminal 128 of the LSI chip 101.
各回路群間の信号の伝達は信号配線の引き回し
によつて行なわれる。第１の回路群１０２から第
２の回路群１０３に信号を伝える配線１３３は、
第１の回路群１０２上のジヨセフソン素子１１９
から発して第２の回路群１０３にわたり、第２の
回路群１０３上の磁束結合型ジヨセフソン素子１
２０に磁束結合により信号を伝えた後、第１の回
路群１０２にもどつて、終端抵抗１３４を経て第
１の回路群１０２のグランドプレーンに接続され
る。このように第１の回路群１０２と第２の回路
群１０３の間で信号伝達は行なわれるが、電気的
には配線１０７以外では一切接触していない。す
なわち第１の回路群１０２の第１の電源入力端子
１１１に入力される交流電源電流は高周波におい
ては若干の位相の遅れはあるものの殆んどそのま
ま第２の電源入力端子１１２に現われる。そして
第２の回路群１０３への電源入力となる。 Transmission of signals between each circuit group is performed by routing signal wiring. The wiring 133 that transmits signals from the first circuit group 102 to the second circuit group 103 is
Josefson element 119 on first circuit group 102
The flux-coupled Josephson element 1 on the second circuit group 103
After transmitting the signal to 20 by magnetic flux coupling, it returns to the first circuit group 102 and is connected to the ground plane of the first circuit group 102 via a terminating resistor 134. Although signal transmission is performed between the first circuit group 102 and the second circuit group 103 in this way, there is no electrical contact at all except for the wiring 107. That is, the AC power supply current input to the first power supply input terminal 111 of the first circuit group 102 appears almost unchanged at the second power supply input terminal 112, although there is a slight phase delay at high frequencies. This serves as a power input to the second circuit group 103.
各電源バスに接続される、給電抵抗１１７とジ
ヨセフソン素子１１８を直列接続した枝の個数は
等しいことが望ましい。レギユレータ１１５は各
回路群で共通の形状・特性を有する。そうすると
任意の回路群内のジヨセフソン素子１１８には同
じ値の電源電流が供給される。しかし、各電源バ
スに接続される枝の数を均等にそろえることはゲ
ートアレー等の規則的な構造でない場合には極め
て困難である。このためダミー抵抗１１６により
レギユレータに対する負荷を調整し、最終的に各
ジヨセフソン素子１１８への給電電流が均等にな
るようにする。 It is desirable that the number of branches connected to each power supply bus, in which the feed resistor 117 and Josephson element 118 are connected in series, is equal. The regulator 115 has a shape and characteristics common to each circuit group. Then, the same value of power supply current is supplied to Josephson elements 118 in any circuit group. However, it is extremely difficult to equalize the number of branches connected to each power supply bus if the structure is not regular, such as a gate array. For this reason, the load on the regulator is adjusted by the dummy resistor 116, so that the current supplied to each Josephson element 118 is finally made equal.
第３図には信号配線１３３がグランドプレーン
溝１０６を横切る部分の構造を示す。同図で３０
１は第１の回路群１０２のグランドプレーン、３
０２は第２の回路群の１０３のグランドプレーン
で、その間の溝１０６ではシリコン基板表面が露
出している。両グランドプレーン間の配線は、第
１図に示すように、第１の回路群１０２から第２
の回路群１０３に向う配線１３５と、逆に第２の
回路群１０３から第１の回路群１０２に向う配線
１３６とからなつているが、グランドプレーン溝
越え部においては、後者が第１の配線層３０４と
して構成され、前者が第２の配線層３０３として
構成される。両者はグランドプレーンに鉛直な方
向に縦に積み重ねられている。すなわち配線１３
５の配線層３０３が配線１３６の配線層３０４の
上に重畳する型となる。グランドプレーンの磁気
シールド効果は、溝部１０６では途切れてしま
う。このためもし配線１３５と１３６が積み重な
つていないと外来の雑音電磁場が配線１３３の形
成するループと鎖交し、誘電雑音を生じるおそれ
があり、ジヨセフソン素子１２０に誤つた信号が
伝えられる可能性がある。 FIG. 3 shows the structure of the portion where the signal wiring 133 crosses the ground plane groove 106. 30 in the same figure
1 is the ground plane of the first circuit group 102; 3
02 is a ground plane 103 of the second circuit group, and the surface of the silicon substrate is exposed in a groove 106 between them. As shown in FIG. 1, the wiring between both ground planes is from the first circuit group 102 to the second
It consists of a wiring 135 going towards the circuit group 103, and a wiring 136 going from the second circuit group 103 to the first circuit group 102, but in the part beyond the ground plane groove, the latter is the first wiring. The first wiring layer 304 is configured as a second wiring layer 303, and the former is configured as a second wiring layer 303. Both are stacked vertically in a direction perpendicular to the ground plane. That is, wiring 13
The wiring layer 303 of No. 5 is superimposed on the wiring layer 304 of the wiring 136. The magnetic shielding effect of the ground plane is interrupted at the groove portion 106. Therefore, if the wires 135 and 136 are not stacked, an external noise electromagnetic field may intersect with the loop formed by the wire 133, causing dielectric noise, and there is a possibility that an erroneous signal may be transmitted to the Josephson element 120. There is.
ここでグランドプレーン溝越部における配線遅
延について第４図により説明する。第１の回路群
内のジヨセフソン素子１１９から発して第２の回
路群内のジヨセフソン素子１２０に至る信号配線
は第１の回路群のグランドプレーン上の部分l1と
第２の回路群のグランドプレーン上の部分l2とは
分けて考えられる。グランドプレーン溝部１０６
の幅は数μm程度と小さくてよいので、この部分
の直接の配線遅延は考えなくてよい。さらにジヨ
セフソン素子１２０から第１の回路群上に設けら
れた終端抵抗１３４にもどる配線１３６の部分を
l3とする。ジヨセフソン素子１１９から１２０へ
の伝搬遅延は、単なるl1＋l2分の配線遅延ではな
い。すなわちl1の部分とl2の部分ではグランドプ
レーンが途切れているためインピーダンスが連続
ではない。このため配線１３５からジヨセフソン
素子１２０に到来した信号は、さらに配線１３６
を往復した反射波がもどつてこないと定常値にな
らない。このためジヨセフソン素子１１９と１２
０の間の配線遅延はl1＋l2＋2l3となるのである。
このため、l3の距離を極力短縮することが重要で
ある。 Here, the wiring delay in the ground plane trench portion will be explained with reference to FIG. 4. The signal wiring originating from Josephson element 119 in the first circuit group and reaching Josephson element 120 in the second circuit group is connected to a portion l1 on the ground plane of the first circuit group and the ground plane of the second circuit group. It can be considered separately from the upper part l 2 . Ground plane groove 106
The width of the line may be as small as several μm, so there is no need to consider direct wiring delays in this part. Furthermore, a portion of the wiring 136 that returns from the Josefson element 120 to the terminating resistor 134 provided on the first circuit group is
Let it be l 3 . The propagation delay from Josephson element 119 to 120 is not just a wiring delay of l 1 +l 2 . In other words, the impedance is not continuous between the l 1 part and the l 2 part because the ground plane is interrupted. Therefore, the signal arriving at the Josephson element 120 from the wiring 135 is further transmitted to the wiring 136.
It will not reach a steady value unless the reflected wave that has traveled back and forth returns. Therefore Josephson elements 119 and 12
The wiring delay between 0 and 0 is l 1 +l 2 +2l 3 .
Therefore, it is important to shorten the distance l3 as much as possible.
第５図には上記配線遅延を短縮するためのバツ
フア回路の使用法を示す。第１の回路群１０２か
らの出力信号５０５は第２の回路群１０３上に設
けられたバツフア回路５０１内のジヨセフソン素
子５０２に磁束結合により信号を伝達した後、第
１の回路群１０２の終端抵抗５０６を介して同回
路群のグランドプレーンに接続される。同図で５
０４は電源バス、５０３はそこからジヨセフソン
素子５０２に電源電流を供給する給電抵抗であ
る。バツフア回路５０１には、このようなジヨセ
フソン素子５０２が必要な信号本数分だけ並列に
並べられている。このバツフア回路は、グランド
プレーン溝１０６の直近に設けられており、第４
図のl2，l3に相当する配線遅延を短くする上で有
効である。 FIG. 5 shows how to use a buffer circuit to shorten the wiring delay. The output signal 505 from the first circuit group 102 is transmitted to the Josephson element 502 in the buffer circuit 501 provided on the second circuit group 103 by magnetic flux coupling, and then transferred to the terminating resistor of the first circuit group 102. 506 to the ground plane of the circuit group. 5 in the same figure
04 is a power supply bus, and 503 is a power supply resistor that supplies a power supply current to Josephson element 502 from there. In the buffer circuit 501, such Josephson elements 502 are arranged in parallel for the required number of signals. This buffer circuit is provided in the immediate vicinity of the ground plane groove 106, and is located in the fourth
This is effective in shortening the wiring delays corresponding to l 2 and l 3 in the figure.
本発明によれば、外部端子から供給する交流電
源電流の値が分割した回路群の個数分の１だけに
減少するので、外部の交流電源の出力が小さくて
すむと同時に、チツプと実装基板（パツケージ、
カード、ボード等）との間の端子接続部における
クロストークを低減できる効果がある。
According to the present invention, the value of the AC power supply current supplied from the external terminal is reduced to 1/the number of divided circuit groups, so the output of the external AC power supply can be small, and at the same time package,
This has the effect of reducing crosstalk at the terminal connection section between the terminal and the terminal (card, board, etc.).
第１図は、本発明の実施例によるジヨセフソン
論理回路の全体構成を示す図、第２図はジヨセフ
ソン集積回路チツプへの交流電源の供給方式の従
来例を示す図、第３図は本発明の実施例による回
路群間の信号配線接続方式を示す図、第４図は回
路群間の信号配線の回路図、第５図は回路群間の
信号配線で使用するバツフア回路の構成を示す図
である。
１０１…LSIチツプ、１０２〜１０５…回路
群、１１１，１１２，１２１〜１２６…交流電源
入力端子、１１５…レギユレータ、１１６…ダミ
ー抵抗、１２７…LSIチツプの交流電源入力端
子、１２８…LSIチツプの接地端子、１３２…外
部交流電源。
FIG. 1 is a diagram showing the overall configuration of a Josephson logic circuit according to an embodiment of the present invention, FIG. 2 is a diagram showing a conventional example of a method for supplying AC power to a Josephson integrated circuit chip, and FIG. A diagram showing a signal wiring connection method between circuit groups according to an embodiment, FIG. 4 is a circuit diagram of signal wiring between circuit groups, and FIG. 5 is a diagram showing the configuration of a buffer circuit used for signal wiring between circuit groups. be. 101...LSI chip, 102-105...circuit group, 111, 112, 121-126...AC power input terminal, 115...regulator, 116...dummy resistor, 127...AC power input terminal of LSI chip, 128...ground of LSI chip Terminal, 132...External AC power supply.
Claims (1)
ン素子を含んだ回路ブロツクを複数個有するジヨ
セフソン論理回路であつて、上記第ｉ番目の回路
ブロツクのグランドプレーンと上記第ｊ番目の回
路ブロツクのグランドプレーンの間の配線は、上
記両グランドプレーンの間の溝部分を横切る形で
構成され、上記配線は上記両グランドプレーンと
は異なる第１及び第２の超電導信号配線層からな
り、上記第１及び第２の超電導信号配線層は上記
両グランドプレーンに垂直な方向に縦に積重なる
形で配線が配置されており、下側の第１の配線層
の配線と、上側の第２の配線層のどちらか一方が
第ｉ番目の回路ブロツクを発して第ｊ番目の回路
ブロツクに向う配線として、他方が第Ｊ番目の回
路ブロツクから第ｉ番目の回路ブロツクに戻る配
線として使用されていることを特徴とするジヨセ
フソン論理回路。1. A Josephson logic circuit having a plurality of circuit blocks including Josephson elements formed on a ground plane, wherein the ground plane between the ground plane of the i-th circuit block and the ground plane of the j-th circuit block is The wiring is configured to cross the groove between the two ground planes, the wiring is comprised of first and second superconducting signal wiring layers different from both the ground planes, and the wiring is comprised of first and second superconducting signal wiring layers different from the two ground planes, In the signal wiring layer, the wiring is arranged in a vertically stacked manner in a direction perpendicular to both ground planes, and one of the wiring in the lower first wiring layer and the upper second wiring layer is stacked vertically. Josephson logic characterized in that one wire is used as a wiring from the i-th circuit block to the j-th circuit block, and the other is used as a wiring from the J-th circuit block to return to the i-th circuit block. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP892802A JPH02184088A (en) | 1989-01-11 | 1989-01-11 | Josephson logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP892802A JPH02184088A (en) | 1989-01-11 | 1989-01-11 | Josephson logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184088A JPH02184088A (en) | 1990-07-18 |
| JPH0577348B2 true JPH0577348B2 (en) | 1993-10-26 |
Family
ID=11539510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP892802A Granted JPH02184088A (en) | 1989-01-11 | 1989-01-11 | Josephson logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02184088A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4210921A (en) * | 1978-06-30 | 1980-07-01 | International Business Machines Corporation | Polarity switch incorporating Josephson devices |
-
1989
- 1989-01-11 JP JP892802A patent/JPH02184088A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02184088A (en) | 1990-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |