JPH057799B2 - - Google Patents
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- JPH057799B2 JPH057799B2 JP59504111A JP50411184A JPH057799B2 JP H057799 B2 JPH057799 B2 JP H057799B2 JP 59504111 A JP59504111 A JP 59504111A JP 50411184 A JP50411184 A JP 50411184A JP H057799 B2 JPH057799 B2 JP H057799B2
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- transistor
- coupled
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- sense amplifier
- sense
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
請求の範囲
１ 第１の感知電流および第２の感知電流を感知
してこれにより半導体ランダムアクセスメモリア
レイのセルにおける情報を感知する改善されたセ
ンスアンプ回路であつて、 第１の抵抗素子を介して第１の電圧源手段に結
合されたコレコクタ端子と、電流源を介して第２
の電圧源手段に結合されたエミツタ端子と、第１
の感知電流を受け取るように結合されたベース端
子とを有する第１のトランジスタと、 第２の抵抗素子を介して前記第１の電圧源手段
に結合されたコレクタ端子と、前記第１のトラン
ジスタのエミツタ端子に結合されたエミツタ端子
と、第２の感知電流を受け取るように結合された
ベース端子とを有する第２のトランジスタと、 前記第１のトランジスタのベース端子をバイア
スする第１の手段とを備え、前記第１の手段は、
前記第１の電圧源手段に結合されかつ前記第１の
トランジスタのベース端子において第１のバイア
ス電流源にさらに結合された第１のダイオード素
子を含み、 前記第２のトランジスタのベース端子をバイア
スする第２の手段をさらに備え、前記第２の手段
は、前記第１の電圧源手段に結合されかつ前記第
２のトランジスタのベース端子において第２のバ
イアス電流源にさらに結合された第２のダイオー
ド素子を含み、 前記第２のトランジスタのコレクタ端子を前記
第１のトランジスタのベース端子に結合しかつ前
記第１のトランジスタのコレクタ端子を前記第２
のトランジスタのベース端子にさらに結合して前
記それぞれのコレクタ端子上のそれぞれの電圧信
号の一部を印加するAC−結合された正のフイー
ドバツク回路手段をさらに備え、 前記AC−結合された正のフイードバツク回路
手段は、前記第１のトランジスタのベース端子と
前記第２のトランジスタのコレクタ端子との間に
結合された第１のコンデンサと、前記第２のトラ
ンジスタのベース端子と前記第１のトランジスタ
のコレクタ端子との間に結合された第２のコンデ
ンサとを含み、 前記第１のトランジスタのベース端子に結合さ
れた第１の感知電流ライン容量と、 前記第２のトランジスタのベース端子に結合さ
れた第２の感知電流ライン容量とをさらに備え、 前記第１のコンデンサおよび前記第１の感知電
流ライン容量は、前記第２のトランジスタのコレ
クタ端子から前記第１のトランジスタのベース端
子にフイードバツク信号を与えるために分割され
た電圧を形成し、かつ 前記第２のコンデンサおよび前記第２の感知電
流ライン容量は、前記第１のトランジスタのコレ
クタ端子から前記第２のトランジスタのベース端
子にフイードバツク信号を与えるために分割され
た電圧を形成する、センスアンプ回路。
してこれにより半導体ランダムアクセスメモリア
レイのセルにおける情報を感知する改善されたセ
ンスアンプ回路であつて、 第１の抵抗素子を介して第１の電圧源手段に結
合されたコレコクタ端子と、電流源を介して第２
の電圧源手段に結合されたエミツタ端子と、第１
の感知電流を受け取るように結合されたベース端
子とを有する第１のトランジスタと、 第２の抵抗素子を介して前記第１の電圧源手段
に結合されたコレクタ端子と、前記第１のトラン
ジスタのエミツタ端子に結合されたエミツタ端子
と、第２の感知電流を受け取るように結合された
ベース端子とを有する第２のトランジスタと、 前記第１のトランジスタのベース端子をバイア
スする第１の手段とを備え、前記第１の手段は、
前記第１の電圧源手段に結合されかつ前記第１の
トランジスタのベース端子において第１のバイア
ス電流源にさらに結合された第１のダイオード素
子を含み、 前記第２のトランジスタのベース端子をバイア
スする第２の手段をさらに備え、前記第２の手段
は、前記第１の電圧源手段に結合されかつ前記第
２のトランジスタのベース端子において第２のバ
イアス電流源にさらに結合された第２のダイオー
ド素子を含み、 前記第２のトランジスタのコレクタ端子を前記
第１のトランジスタのベース端子に結合しかつ前
記第１のトランジスタのコレクタ端子を前記第２
のトランジスタのベース端子にさらに結合して前
記それぞれのコレクタ端子上のそれぞれの電圧信
号の一部を印加するAC−結合された正のフイー
ドバツク回路手段をさらに備え、 前記AC−結合された正のフイードバツク回路
手段は、前記第１のトランジスタのベース端子と
前記第２のトランジスタのコレクタ端子との間に
結合された第１のコンデンサと、前記第２のトラ
ンジスタのベース端子と前記第１のトランジスタ
のコレクタ端子との間に結合された第２のコンデ
ンサとを含み、 前記第１のトランジスタのベース端子に結合さ
れた第１の感知電流ライン容量と、 前記第２のトランジスタのベース端子に結合さ
れた第２の感知電流ライン容量とをさらに備え、 前記第１のコンデンサおよび前記第１の感知電
流ライン容量は、前記第２のトランジスタのコレ
クタ端子から前記第１のトランジスタのベース端
子にフイードバツク信号を与えるために分割され
た電圧を形成し、かつ 前記第２のコンデンサおよび前記第２の感知電
流ライン容量は、前記第１のトランジスタのコレ
クタ端子から前記第２のトランジスタのベース端
子にフイードバツク信号を与えるために分割され
た電圧を形成する、センスアンプ回路。
２ ランダムアクセス半導体メモリのセルにおけ
る情報を感知するために配置された改善されたセ
ンスアンプ回路であつて、 第１の抵抗素子を介して第１の電圧源手段に結
合されたコレクタ端子と、第１の感知電流源に結
合されたエミツタ端子と、第２の電圧源手段に結
合されたベース端子とを有する第１のトランジス
タと、 第２の抵抗素子を介して前記第１の電圧源手段
に結合されたコレクタ端子と、第２の感知電流源
に結合されたエミツタ端子と、前記第２の電圧源
手段に結合されかつ前記第１のトランジスタのベ
ース端子にさらに結合されたベース端子とを有す
る第２のトランジスタとを備え、 前記第１のトランジスタの前記コレクタ端子お
よび前記第２のトランジスタの前記コレクタ端子
は、前記センスアンプ回路の第１および第２の出
力端子をそれぞれ規定し、かつ 前記第１のトランジスタのコレクタ端子を前記
第１のトランジスタのエミツタ端子に結合しかつ
前記第２のトランジスタのコレクタ端子を前記第
２のトランジスタのエミツタ端子にさらに結合す
るAC−結合された正のフイードバツク回路手段
をさらに備える、センスアンプ回路。
る情報を感知するために配置された改善されたセ
ンスアンプ回路であつて、 第１の抵抗素子を介して第１の電圧源手段に結
合されたコレクタ端子と、第１の感知電流源に結
合されたエミツタ端子と、第２の電圧源手段に結
合されたベース端子とを有する第１のトランジス
タと、 第２の抵抗素子を介して前記第１の電圧源手段
に結合されたコレクタ端子と、第２の感知電流源
に結合されたエミツタ端子と、前記第２の電圧源
手段に結合されかつ前記第１のトランジスタのベ
ース端子にさらに結合されたベース端子とを有す
る第２のトランジスタとを備え、 前記第１のトランジスタの前記コレクタ端子お
よび前記第２のトランジスタの前記コレクタ端子
は、前記センスアンプ回路の第１および第２の出
力端子をそれぞれ規定し、かつ 前記第１のトランジスタのコレクタ端子を前記
第１のトランジスタのエミツタ端子に結合しかつ
前記第２のトランジスタのコレクタ端子を前記第
２のトランジスタのエミツタ端子にさらに結合す
るAC−結合された正のフイードバツク回路手段
をさらに備える、センスアンプ回路。
３ 前記AC−結合された正のフイードバツク回
路手段は、前記第１のトランジスタのコレクタ端
子と前記第１のトランジスタのエミツタ端子との
間に結合された第１のコンデンサと、前記第２の
トランジスタのコレクタ端子と前記第２のトラン
ジスタのエミツタ端子との間に結合された第２の
コンデンサとを含む、請求の範囲第２項記載の回
路。
路手段は、前記第１のトランジスタのコレクタ端
子と前記第１のトランジスタのエミツタ端子との
間に結合された第１のコンデンサと、前記第２の
トランジスタのコレクタ端子と前記第２のトラン
ジスタのエミツタ端子との間に結合された第２の
コンデンサとを含む、請求の範囲第２項記載の回
路。
４ 前記第１のトランジスタのエミツタ端子に結
合された第１のバイアス電流源と、前記第２のト
ランジスタのエミツタ端子に結合された第２のバ
イアス電流源とをさらに備えた、請求の範囲第２
項記載の回路。
合された第１のバイアス電流源と、前記第２のト
ランジスタのエミツタ端子に結合された第２のバ
イアス電流源とをさらに備えた、請求の範囲第２
項記載の回路。
発明の背景
発明の分野
この発明は半導体メモリに関する。より特定的
には、この発明は、メモリアクセス時間を減少す
るための改善されたセンスアンプ回路に関する。
には、この発明は、メモリアクセス時間を減少す
るための改善されたセンスアンプ回路に関する。
先行技術の説明
半導体装置はますます複雑かつ精巧になつてき
ている。この複雑さの１つの局面は、単一チツプ
上のメモリセルの増大しつつある数である。さら
に、増大した速度が、高性能メモリシステムの重
要な要求になつてきている。したがつて、半導体
メモリセルの数が増大するにつれて、減少された
メモリアクセス時間もまた重要になつてきてい
る。
ている。この複雑さの１つの局面は、単一チツプ
上のメモリセルの増大しつつある数である。さら
に、増大した速度が、高性能メモリシステムの重
要な要求になつてきている。したがつて、半導体
メモリセルの数が増大するにつれて、減少された
メモリアクセス時間もまた重要になつてきてい
る。
全メモリアクセス時間における主なフアクタ
は、感知遅延時間、すなわち半導体メモリのセル
における情報を感知するために要する時間であ
る。それゆえに、感知遅延時間における減少は強
く望まれている。感知遅延時間を減少する１つの
公知の手段は、センスアンプ内の正のフイードバ
ツクを用いることである。
は、感知遅延時間、すなわち半導体メモリのセル
における情報を感知するために要する時間であ
る。それゆえに、感知遅延時間における減少は強
く望まれている。感知遅延時間を減少する１つの
公知の手段は、センスアンプ内の正のフイードバ
ツクを用いることである。
正のフイードバツクによつて半導体メモリ内の
感知遅延時間を減少するための先行技術の回路
は、1978年10月のIEEEジヤーナル・オブ・ソリ
ツド・ステート・サーキツト（IEEE Journal of
Solid−State Circuits）のSC−13巻第５号の第
656頁の“キヤツシユ−メモリシステムのための
高速7.5ナノ秒アクセス1K−ビツトRAM（Ａ
Fast 7.5ns Access IK−Bit RAM for Cache−
Memory Systems）”と題された論文において開
示されている。この文献において、センスアンプ
のための正のフイードバツクは、２つのセンスア
ンプトランジスタ間のDC交差−結合によつても
たらされている。
感知遅延時間を減少するための先行技術の回路
は、1978年10月のIEEEジヤーナル・オブ・ソリ
ツド・ステート・サーキツト（IEEE Journal of
Solid−State Circuits）のSC−13巻第５号の第
656頁の“キヤツシユ−メモリシステムのための
高速7.5ナノ秒アクセス1K−ビツトRAM（Ａ
Fast 7.5ns Access IK−Bit RAM for Cache−
Memory Systems）”と題された論文において開
示されている。この文献において、センスアンプ
のための正のフイードバツクは、２つのセンスア
ンプトランジスタ間のDC交差−結合によつても
たらされている。
発明の概要
この発明の目的は、回路動作の速度を増大する
ことによつて半導体メモリ装置におけるメモリア
クセス時間を減少することである。
ことによつて半導体メモリ装置におけるメモリア
クセス時間を減少することである。
この発明の他の目的は、半導体メモリ装置内の
センスアンプ回路の動作を速度を増大することに
よつて感知遅延時間を減少することである。
センスアンプ回路の動作を速度を増大することに
よつて感知遅延時間を減少することである。
この発明は典型的には、メモリセルにストアさ
れた情報を感知するためのセンスアンプとして、
半導体メモリセルのアレイに適用される。このセ
ンスアンプ回路は、増幅手段と、センスアンプの
入力をバイアスする第１および第２の手段と、
AC結合された正のフイードバツク回路手段とを
備えている。
れた情報を感知するためのセンスアンプとして、
半導体メモリセルのアレイに適用される。このセ
ンスアンプ回路は、増幅手段と、センスアンプの
入力をバイアスする第１および第２の手段と、
AC結合された正のフイードバツク回路手段とを
備えている。
増幅手段は、２つの入力端子（反転および非反
転）と、２つの出力端子（反転および非反転）と
を有し、さらに、非反転感知電流源に結合された
第１のトランジスタと、反転感知電流に結合され
た第２のトランジスタと、前記第１のトランジス
タのベースをバイアスするための第１の手段と、
前記第２のトランジスタのベースをバイアスする
ための第２の手段とを含んでいる。
転）と、２つの出力端子（反転および非反転）と
を有し、さらに、非反転感知電流源に結合された
第１のトランジスタと、反転感知電流に結合され
た第２のトランジスタと、前記第１のトランジス
タのベースをバイアスするための第１の手段と、
前記第２のトランジスタのベースをバイアスする
ための第２の手段とを含んでいる。
AC結合された正のフイードバツク回路手段は、
センスアンプの反転出力端子を反転入力端子に結
合し、かつ非反転出力端子を非反転入力端子に結
合して、前記出力端子から前記正のフイードバツ
ク接続を介して前記入力端子上に前進する出力電
圧の部分を与えるように配置されている。
センスアンプの反転出力端子を反転入力端子に結
合し、かつ非反転出力端子を非反転入力端子に結
合して、前記出力端子から前記正のフイードバツ
ク接続を介して前記入力端子上に前進する出力電
圧の部分を与えるように配置されている。
この発明は、感知遅延時間に実質的な減少をも
たらし、これによつて全メモリアクセス時間を減
少することができる。この発明の他の利点は、安
定したそして効率の良い正のフイードバツク回路
手段の見込みである。AC−結合された正のフイ
ードバツク手段の使用は、DC−結合された正の
フイードバツク手段の使用に関連する一定の問題
を排除し、実質的により低い感知遅延時間をもた
らし、それゆえに半導体メモリ装置のセルからの
情報のより速いアクセスをもたらしている。
たらし、これによつて全メモリアクセス時間を減
少することができる。この発明の他の利点は、安
定したそして効率の良い正のフイードバツク回路
手段の見込みである。AC−結合された正のフイ
ードバツク手段の使用は、DC−結合された正の
フイードバツク手段の使用に関連する一定の問題
を排除し、実質的により低い感知遅延時間をもた
らし、それゆえに半導体メモリ装置のセルからの
情報のより速いアクセスをもたらしている。
第１図は、正のフイードバツク回路手段を伴わ
ない先行技術の基本的なセンスアンプの回路図で
ある。
ない先行技術の基本的なセンスアンプの回路図で
ある。
第２図は、DC−結合された正のフイードバツ
ク回路手段を含む先行技術のセンスアンプの回路
図である。
ク回路手段を含む先行技術のセンスアンプの回路
図である。
第３図は、この発明のAC−結合された正のフ
イードバツク回路手段を示すブロツク図である。
イードバツク回路手段を示すブロツク図である。
第４図は、この発明のセンスアンプ回路の好ま
しい実施例の詳細な回路図である。
しい実施例の詳細な回路図である。
第５図は、第４図に示されたこの発明の好まし
い実施例の回路のさらに詳細な回路図である。
い実施例の回路のさらに詳細な回路図である。
第６図は、この発明の回路の他の実施例の詳細
な回路図である。
な回路図である。
第７Ａ図は、第５図の回路図のノード４８にお
ける、時間の関数としての電流を示している。
ける、時間の関数としての電流を示している。
第７Ｂ図は、第５図の回路図のノード４８およ
５０における、時間の関数としての電圧波形を示
している。第７Ｃ図は、第５図の回路図のノード
５２および５４における、時間の関数としての電
圧波形を示している。
５０における、時間の関数としての電圧波形を示
している。第７Ｃ図は、第５図の回路図のノード
５２および５４における、時間の関数としての電
圧波形を示している。
好ましい実施例の詳細な説明
まず、この発明を実施するために発明者によつ
て現在企画されている最良の態様を描いているこ
の発明の好ましい実施例を詳細に参照するが、そ
の好ましい実施例は添付図面に描かれている。
て現在企画されている最良の態様を描いているこ
の発明の好ましい実施例を詳細に参照するが、そ
の好ましい実施例は添付図面に描かれている。
典型的な半導体メモリ装置において、複数のメ
モリセルは、ビツトの列およびワードの行を形成
するアレイに配列され、ここで各セルは２進情報
をストアしかつ検索するように配置されている。
メモリの個々のメモリセルにストアされた情報を
感知するためにセンスアンプ回路が設けられてい
る。
モリセルは、ビツトの列およびワードの行を形成
するアレイに配列され、ここで各セルは２進情報
をストアしかつ検索するように配置されている。
メモリの個々のメモリセルにストアされた情報を
感知するためにセンスアンプ回路が設けられてい
る。
第１図は、典型的な先行技術のECLセンスア
ンプ回路を示している。トランジスタ１０および
１２は、差動増幅器トランジスタ対として構成さ
れ、信号ライン１４上の非反転感知電流および信
号ライン１６上の反転感知電流に応答する。統合
された差動増幅器は、センスアンプとして広く用
いられており、ドリフトおよび温度トラツキング
の問題を最小限にしてより速くより効率の良い回
路動作をもたらすなど、デイスクリートの増幅器
に対して有意義な利点を提供している。
ンプ回路を示している。トランジスタ１０および
１２は、差動増幅器トランジスタ対として構成さ
れ、信号ライン１４上の非反転感知電流および信
号ライン１６上の反転感知電流に応答する。統合
された差動増幅器は、センスアンプとして広く用
いられており、ドリフトおよび温度トラツキング
の問題を最小限にしてより速くより効率の良い回
路動作をもたらすなど、デイスクリートの増幅器
に対して有意義な利点を提供している。
先行技術のセンスアンプ回路は、ともに結合さ
れ電流源１８から電流が供給されるエミツタ端子
を有する１対のエミツタ結合型トランジスタ１
０，１２を有している。反転トランジスタ１０
は、そのコレクタ端子を、抵抗素子２０を介して
正の電圧源手段Vccに結合させている。非反転ト
ランジスタ１２は、そのコレクタ端子を、抵抗素
子２２を介してVccに結合させている。トランジ
スタ１０のベース端子はバイアスダイオード素子
２４に結合され、さらにライン１４上の非反転感
知電流源に結合される。ダイオード素子２４は
Vccに結合される。反転トランジスタ１２のコレ
クタは、抵抗素子２２を介して、Vccに結合され
る。トランジスタ１２のベース端子はダイオード
素子２６に結合され、さらにライン１６上の反転
感知電流源に結合される。バイアスダイオード素
子２６はVccに結合される。動作において、半導
体メモリからの複数の反転および非反転ビツトラ
インは、センスアンプのそれぞれの入力に接続さ
れる。センスアンプは、メモリからの反転感知電
流および非反転感知電流の間の差を検出する。こ
の感知電流は、センスアンプへの入力において感
知電圧に有効に変換される。センスアンプは、感
知電圧間の差を増幅し、さらにＱ１２およびＱ１
０のそれぞれのコレクタに接続された出力端子Ｑ
およびにおける出力差分電圧を与える。センス
アンプの入力に接続された複数のビツトライン
は、差動感知増幅器の入力端子において、10pF
のオーダの非常に高い容量CMをもたらし、これ
によつてセンスアンプの動作を遅くしている。
れ電流源１８から電流が供給されるエミツタ端子
を有する１対のエミツタ結合型トランジスタ１
０，１２を有している。反転トランジスタ１０
は、そのコレクタ端子を、抵抗素子２０を介して
正の電圧源手段Vccに結合させている。非反転ト
ランジスタ１２は、そのコレクタ端子を、抵抗素
子２２を介してVccに結合させている。トランジ
スタ１０のベース端子はバイアスダイオード素子
２４に結合され、さらにライン１４上の非反転感
知電流源に結合される。ダイオード素子２４は
Vccに結合される。反転トランジスタ１２のコレ
クタは、抵抗素子２２を介して、Vccに結合され
る。トランジスタ１２のベース端子はダイオード
素子２６に結合され、さらにライン１６上の反転
感知電流源に結合される。バイアスダイオード素
子２６はVccに結合される。動作において、半導
体メモリからの複数の反転および非反転ビツトラ
インは、センスアンプのそれぞれの入力に接続さ
れる。センスアンプは、メモリからの反転感知電
流および非反転感知電流の間の差を検出する。こ
の感知電流は、センスアンプへの入力において感
知電圧に有効に変換される。センスアンプは、感
知電圧間の差を増幅し、さらにＱ１２およびＱ１
０のそれぞれのコレクタに接続された出力端子Ｑ
およびにおける出力差分電圧を与える。センス
アンプの入力に接続された複数のビツトライン
は、差動感知増幅器の入力端子において、10pF
のオーダの非常に高い容量CMをもたらし、これ
によつてセンスアンプの動作を遅くしている。
センスアンプが半導体メモリのどの特定のセル
における情報をも感知しかつ増幅するのに要する
時間を減少させるために、センスアンプトランジ
スタのスイツチング速度を増大する正のフイード
バツク手段が提案されている。第２図は、感知ト
ランジスタのオフ−遅延時間を短縮するために
DC−結合された正のフイードバツク回路手段が
用いられる先行技術のセンスアンプを示してい
る。特に、ライン３０は、トランジスタ１２のコ
レクタからの非反転信号の一部をトランジスタ１
０の非反転入力ベース端子に結合する。同様に、
ライン２８は、トランジスタ１０のコレクタ端子
からの反転された信号の一部をトランジスタ１２
の反転入力ベース端子に結合する。この交差−結
合回路は、正のフイードバツクをもたらしてそれ
ぞれのトランジスタのターンオン時間を減少させ
る。抵抗３２，３３および３４，３５はそれぞ
れ、電圧分割器を形成してそれぞれのコレクタ信
号の一部の正のフイードバツクを提供している。
における情報をも感知しかつ増幅するのに要する
時間を減少させるために、センスアンプトランジ
スタのスイツチング速度を増大する正のフイード
バツク手段が提案されている。第２図は、感知ト
ランジスタのオフ−遅延時間を短縮するために
DC−結合された正のフイードバツク回路手段が
用いられる先行技術のセンスアンプを示してい
る。特に、ライン３０は、トランジスタ１２のコ
レクタからの非反転信号の一部をトランジスタ１
０の非反転入力ベース端子に結合する。同様に、
ライン２８は、トランジスタ１０のコレクタ端子
からの反転された信号の一部をトランジスタ１２
の反転入力ベース端子に結合する。この交差−結
合回路は、正のフイードバツクをもたらしてそれ
ぞれのトランジスタのターンオン時間を減少させ
る。抵抗３２，３３および３４，３５はそれぞ
れ、電圧分割器を形成してそれぞれのコレクタ信
号の一部の正のフイードバツクを提供している。
第２図の回路におけるDC−結合された正のフ
イードバツク手段の使用によつて或る問題が生じ
る。センスアンプトランジスタのエミツタにおけ
る増大した電圧変動は実際、スイツチング速度が
電圧の変動およびCMの値に正比例しているので、
潜在的により速いスイツチング速度のあるものを
無効にする。センスアンプのスイツチング動作
は、スイツチング速度に変化を引き起こすサイク
ル時間感知型であるとともに、データパターン感
知型であるので、DC−結合された正のフイード
バツクを用いることによつて生じる動作の増大し
た速度を利用するために、クロツク手段のような
或る形態の同期が、センスアンプ入力を同期させ
るために用いられなければならない。これらの問
題点を排除するための増大された回路および増大
された遅延は、高速バイポーラメモリの設計にお
いては受入れ難く、したがつて第２図に示させる
ようなDC−結合された正のフイードバツクは通
常用いられていない。
イードバツク手段の使用によつて或る問題が生じ
る。センスアンプトランジスタのエミツタにおけ
る増大した電圧変動は実際、スイツチング速度が
電圧の変動およびCMの値に正比例しているので、
潜在的により速いスイツチング速度のあるものを
無効にする。センスアンプのスイツチング動作
は、スイツチング速度に変化を引き起こすサイク
ル時間感知型であるとともに、データパターン感
知型であるので、DC−結合された正のフイード
バツクを用いることによつて生じる動作の増大し
た速度を利用するために、クロツク手段のような
或る形態の同期が、センスアンプ入力を同期させ
るために用いられなければならない。これらの問
題点を排除するための増大された回路および増大
された遅延は、高速バイポーラメモリの設計にお
いては受入れ難く、したがつて第２図に示させる
ようなDC−結合された正のフイードバツクは通
常用いられていない。
この発明によつて提供されるセンスアンプにお
けるAC−結合された正のフイードバツクの使用
は、DC−結合された正のフイードバツクに関す
る問題を解決する一方で、正のフイードバツクを
用いることによつて得られる動作の増大された速
度を提供している。
けるAC−結合された正のフイードバツクの使用
は、DC−結合された正のフイードバツクに関す
る問題を解決する一方で、正のフイードバツクを
用いることによつて得られる動作の増大された速
度を提供している。
第３図は、この発明に従つて設けられたAC−
結合された正のフイードバツク手段を備えたセン
スアンプを示すブロツク図である。反転出力端子
３６は、容量性素子４０によつて反転入力端子４
４にAC−結合される。非反転出力端子３８は、
容量性素子４２を介して反転入力端子４６にAC
−結合される。
結合された正のフイードバツク手段を備えたセン
スアンプを示すブロツク図である。反転出力端子
３６は、容量性素子４０によつて反転入力端子４
４にAC−結合される。非反転出力端子３８は、
容量性素子４２を介して反転入力端子４６にAC
−結合される。
第４図は、この発明の好ましい実施例の主な要
素の回路図であり、第１図および第３図に共通の
要素は同一参照番号を有している。AC−結合さ
れた正のフイードバツク回路手段は、コンデンサ
４０および４２によつて設けられている。コンデ
ンサ４０は、トランジスタ１２のコレクタ（非反
転出力）端子と、トランジスタ１０のベース（非
反転入力）端子との間に結合されている。コンデ
ンサ４２は、トランジスタ１０のコレクタ（反転
出力）端子と、トランジスタ１２のベース（反転
入力）端子との間に結合されている。
素の回路図であり、第１図および第３図に共通の
要素は同一参照番号を有している。AC−結合さ
れた正のフイードバツク回路手段は、コンデンサ
４０および４２によつて設けられている。コンデ
ンサ４０は、トランジスタ１２のコレクタ（非反
転出力）端子と、トランジスタ１０のベース（非
反転入力）端子との間に結合されている。コンデ
ンサ４２は、トランジスタ１０のコレクタ（反転
出力）端子と、トランジスタ１２のベース（反転
入力）端子との間に結合されている。
第５図は、バイアスダイオード２４および２６
のようないくつかのものが追加された、第４図の
センスアンプに類似するセンスアンプを示してい
る。予備バイアス電流源５６，５８はそれぞれ、
ダイオード２６および２４にバイアス電流を供給
するために設けられている。センスアンプのそれ
ぞれの入力ノード４８，５０に接続されたすべて
の感知電流ラインの結合された容量を示すキヤパ
シタンスCMが示されている。キヤパシタンスCM
は、約10pFのオーダの値を示し、感知電流がこ
れらの容量性負荷をドライブしなければならない
ようにそれぞれの感知信号ライン１４，１６をロ
ードする。このローデイングのために、トランジ
スタ１０，１２は、感知電流の変化に直ちに応答
することができ、その結果遅延をもたらしてい
る。コンデンサ４０，４２によつてもたらされた
正のACフイードバツクは、センスアンプの動作
速度を増大させる。
のようないくつかのものが追加された、第４図の
センスアンプに類似するセンスアンプを示してい
る。予備バイアス電流源５６，５８はそれぞれ、
ダイオード２６および２４にバイアス電流を供給
するために設けられている。センスアンプのそれ
ぞれの入力ノード４８，５０に接続されたすべて
の感知電流ラインの結合された容量を示すキヤパ
シタンスCMが示されている。キヤパシタンスCM
は、約10pFのオーダの値を示し、感知電流がこ
れらの容量性負荷をドライブしなければならない
ようにそれぞれの感知信号ライン１４，１６をロ
ードする。このローデイングのために、トランジ
スタ１０，１２は、感知電流の変化に直ちに応答
することができ、その結果遅延をもたらしてい
る。コンデンサ４０，４２によつてもたらされた
正のACフイードバツクは、センスアンプの動作
速度を増大させる。
センスアンプの動作は以下のとおりである：ラ
イン１４上に電流が存在しないときにロジツクハ
イレベルが入力ノード４８に与えられる。これは
トランジスタ１０をハイの導通状態に切換える。
反転電流がラインライン１６上に存在するとき
に、ロジツクローレベルが入力ノード５０に与え
られる。これはトランジスタ１２をローの導通状
態に切換える。
イン１４上に電流が存在しないときにロジツクハ
イレベルが入力ノード４８に与えられる。これは
トランジスタ１０をハイの導通状態に切換える。
反転電流がラインライン１６上に存在するとき
に、ロジツクローレベルが入力ノード５０に与え
られる。これはトランジスタ１２をローの導通状
態に切換える。
逆に、ライン１６上に感知電流が存在しないが
ライン１４上に感知電流が存在するときに、トラ
ンジスタ１０はローの導通状態、またはほとんど
オフに切換えられる。この場合、トランジスタ１
２はハイの導通状態に切換えられる。トランジス
タ１２がハイの導通状態に切換えられるときに、
そのコレクタ端子５４はロジツクローレベルにあ
る。トランジスタ１０はローの導通状態にあるの
で、そのコレクタ端子５２はロジツクハイレベル
にある。
ライン１４上に感知電流が存在するときに、トラ
ンジスタ１０はローの導通状態、またはほとんど
オフに切換えられる。この場合、トランジスタ１
２はハイの導通状態に切換えられる。トランジス
タ１２がハイの導通状態に切換えられるときに、
そのコレクタ端子５４はロジツクローレベルにあ
る。トランジスタ１０はローの導通状態にあるの
で、そのコレクタ端子５２はロジツクハイレベル
にある。
コンデンサ４０，４２は、それぞれのコレクタ
信号の部分をベース端子入力に戻す正のフイード
バツクを提供することによつてセンスアンプの動
作速度を増大させる。コンデンサ４０，４２（典
型的には1pFの値）はそれぞれ、それぞれキヤパ
シタンスCMを伴つた電圧分割器を形成する。し
たがつて、対応するベース端子信号に上昇した電
圧が与えられてスイツチング時間を速くする。
信号の部分をベース端子入力に戻す正のフイード
バツクを提供することによつてセンスアンプの動
作速度を増大させる。コンデンサ４０，４２（典
型的には1pFの値）はそれぞれ、それぞれキヤパ
シタンスCMを伴つた電圧分割器を形成する。し
たがつて、対応するベース端子信号に上昇した電
圧が与えられてスイツチング時間を速くする。
第７Ａ図は、ライン１４上の代表的な非反転感
知電流Ｉの波形を示している。反転感知電流
は、ライン１６上で相補的な波形を有している。
第７Ｂ図は、ベース端子４８，５０における入力
電圧波形Viを示している。実線は正のＡ−Ｃフイ
ードバツクを備えた回路に対するものであり、破
線はこの発明のフイードバツクを伴わない回路に
対するものである。
知電流Ｉの波形を示している。反転感知電流
は、ライン１６上で相補的な波形を有している。
第７Ｂ図は、ベース端子４８，５０における入力
電圧波形Viを示している。実線は正のＡ−Ｃフイ
ードバツクを備えた回路に対するものであり、破
線はこの発明のフイードバツクを伴わない回路に
対するものである。
同様に、第７Ｃ図の実線は、正のＡ−Ｃ結合さ
れたフイードバツクを用いるコレクタ端子５２，
５４における出力電圧波形V0を示しており、破
線はこの発明のフイードバツクを伴わない出力電
圧波形を表わしている。
れたフイードバツクを用いるコレクタ端子５２，
５４における出力電圧波形V0を示しており、破
線はこの発明のフイードバツクを伴わない出力電
圧波形を表わしている。
３ナノ秒のオーダのセンスアンプ遅延がこの発
明を用いて約1.5ナノ秒に減少されるというよう
な、有意義な速度の改善が達成される。これらの
改善は、10ナノ秒の範囲の全体的なメモリアクセ
ス時間が要求されるバイポーラランダムアクセス
メモリにおいて有意義である。
明を用いて約1.5ナノ秒に減少されるというよう
な、有意義な速度の改善が達成される。これらの
改善は、10ナノ秒の範囲の全体的なメモリアクセ
ス時間が要求されるバイポーラランダムアクセス
メモリにおいて有意義である。
第６図は、第４図の交差結合された差動増幅器
構成に対抗するものとして、センスアンプ活性素
子として２つのコモンベーストランジスタを用い
るこの発明の他の好ましい実施例の回路図であ
る。トランジスタ１１０は、トランジスタ１１２
のベース端子に結合され、さらに基準電圧源VREF
に結合されたベース端子を有している。トランジ
スタ１１０のエミツタ端子は、非反転感知電流Ｉ
信号ライン１１４に結合されたベース端子を有し
ている。トランジスタ１０のコレクタ端子は、抵
抗素子１２０を介して電圧源Vccに結合されてい
る。トランジスタ１１２のエミツタ端子は、反転
感知電流Ｉ信号ライン１１６に結合されている。
トランジスタ１１２のコレクタ端子は、抵抗素子
１２２を介してVccに結合されている。AC−結合
された正のフイードバツクは、トランジスタ１１
０のエミツタおよびコレクタ端子をコンデンサ１
４２を介して容量結合することによつて、および
トランジスタ１１２のエミツタおよびコレクタ端
子をコンデンサ１４０を介して容量結合すること
によつて提供される。この構成は、センスアンプ
に対する正のAC−結合されたフイードバツクを
もたらす。
構成に対抗するものとして、センスアンプ活性素
子として２つのコモンベーストランジスタを用い
るこの発明の他の好ましい実施例の回路図であ
る。トランジスタ１１０は、トランジスタ１１２
のベース端子に結合され、さらに基準電圧源VREF
に結合されたベース端子を有している。トランジ
スタ１１０のエミツタ端子は、非反転感知電流Ｉ
信号ライン１１４に結合されたベース端子を有し
ている。トランジスタ１０のコレクタ端子は、抵
抗素子１２０を介して電圧源Vccに結合されてい
る。トランジスタ１１２のエミツタ端子は、反転
感知電流Ｉ信号ライン１１６に結合されている。
トランジスタ１１２のコレクタ端子は、抵抗素子
１２２を介してVccに結合されている。AC−結合
された正のフイードバツクは、トランジスタ１１
０のエミツタおよびコレクタ端子をコンデンサ１
４２を介して容量結合することによつて、および
トランジスタ１１２のエミツタおよびコレクタ端
子をコンデンサ１４０を介して容量結合すること
によつて提供される。この構成は、センスアンプ
に対する正のAC−結合されたフイードバツクを
もたらす。
この発明の好ましい実施例の前述の説明は、例
示および説明の目的で提供された。したがつて、
開示されたそのままの形態にこの発明を限定しよ
うとするものではなく、明らかに上述の教示の観
点で多くの修正および変化が可能である。これら
の実施例は、この発明の原理およびその実際の応
用を最も良く説明し、これによつて当業者が種々
の実施例においておよび特定の企画された用途に
適した種々の変形例でこの発明を利用することが
できるように選択されかつ説明された。したがつ
て、この発明の範囲は添付された請求の範囲およ
びそれに等価なものによつて規定されるものであ
る。
示および説明の目的で提供された。したがつて、
開示されたそのままの形態にこの発明を限定しよ
うとするものではなく、明らかに上述の教示の観
点で多くの修正および変化が可能である。これら
の実施例は、この発明の原理およびその実際の応
用を最も良く説明し、これによつて当業者が種々
の実施例においておよび特定の企画された用途に
適した種々の変形例でこの発明を利用することが
できるように選択されかつ説明された。したがつ
て、この発明の範囲は添付された請求の範囲およ
びそれに等価なものによつて規定されるものであ
る。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/544,323 US4547685A (en) | 1983-10-21 | 1983-10-21 | Sense amplifier circuit for semiconductor memories |
| US544323 | 1983-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500240A JPS61500240A (ja) | 1986-02-06 |
| JPH057799B2 true JPH057799B2 (ja) | 1993-01-29 |
Family
ID=24171717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59504111A Granted JPS61500240A (ja) | 1983-10-21 | 1984-10-22 | 半導体メモリのための改善されたセンスアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4547685A (ja) |
| EP (1) | EP0160088A4 (ja) |
| JP (1) | JPS61500240A (ja) |
| WO (1) | WO1985001845A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830486A (en) * | 1984-03-16 | 1989-05-16 | Goodwin Frank E | Frequency modulated lasar radar |
| JPS6218112A (ja) * | 1985-07-16 | 1987-01-27 | Toshiba Corp | フリツプフロツプ回路 |
| US4731747A (en) * | 1986-04-14 | 1988-03-15 | American Telephone And Telegraph Company, At&T Bell Laboratories | Highly parallel computation network with normalized speed of response |
| JPS62273694A (ja) * | 1986-05-22 | 1987-11-27 | Sony Corp | センスアンプ |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| JPH05166365A (ja) * | 1991-12-12 | 1993-07-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JP3754070B2 (ja) * | 1994-02-15 | 2006-03-08 | ラムバス・インコーポレーテッド | 遅延ロック・ループ |
| AU1738995A (en) | 1994-02-15 | 1995-08-29 | Rambus Inc. | A phase detector with minimized phase detection error |
| US5568438A (en) * | 1995-07-18 | 1996-10-22 | Analog Devices, Inc. | Sense amplifier with offset autonulling |
| US5621340A (en) * | 1995-08-02 | 1997-04-15 | Rambus Inc. | Differential comparator for amplifying small swing signals to a full swing output |
| US6642746B2 (en) | 1996-01-02 | 2003-11-04 | Rambus Inc. | Phase detector with minimized phase detection error |
| US5825209A (en) * | 1997-02-27 | 1998-10-20 | Rambus Inc. | Quadrature phase detector |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6369620B1 (en) * | 2000-09-29 | 2002-04-09 | Intel Corporation | Cross coupled transmitter output stage |
| DE102005004425A1 (de) * | 2005-01-31 | 2006-08-03 | Infineon Technologies Ag | Komparator-Schaltungsanordnung, insbesondere für Halbleiter-Bauelemente |
| KR20090059658A (ko) * | 2007-12-07 | 2009-06-11 | 주식회사 하이닉스반도체 | 버퍼 회로 |
| US8269546B2 (en) * | 2009-09-27 | 2012-09-18 | Infinera Corporation | Optical modulator drive circuit |
| US10122392B2 (en) * | 2016-08-18 | 2018-11-06 | Advanced Micro Devices, Inc. | Active equalizing negative resistance amplifier for bi-directional bandwidth extension |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3463939A (en) * | 1966-02-10 | 1969-08-26 | Nasa | Pulsed differential comparator circuit |
| US3671772A (en) * | 1969-10-01 | 1972-06-20 | Ibm | Difference amplifier |
| US3760194A (en) * | 1972-01-31 | 1973-09-18 | Advanced Mamory Systems | High speed sense amplifier |
| US4039861A (en) * | 1976-02-09 | 1977-08-02 | International Business Machines Corporation | Cross-coupled charge transfer sense amplifier circuits |
| DE2734137A1 (de) * | 1977-07-28 | 1979-02-08 | Siemens Ag | Leseschaltung fuer digitale speicherelemente |
| US4264832A (en) * | 1979-04-12 | 1981-04-28 | Ibm Corporation | Feedback amplifier |
| DE3033174C2 (de) * | 1980-09-03 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Leseverstärker für einen Bipolar-Speicherbaustein |
-
1983
- 1983-10-21 US US06/544,323 patent/US4547685A/en not_active Expired - Lifetime
-
1984
- 1984-10-22 EP EP19840904235 patent/EP0160088A4/en not_active Withdrawn
- 1984-10-22 JP JP59504111A patent/JPS61500240A/ja active Granted
- 1984-10-22 WO PCT/US1984/001727 patent/WO1985001845A1/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0160088A1 (en) | 1985-11-06 |
| EP0160088A4 (en) | 1988-02-01 |
| WO1985001845A1 (en) | 1985-04-25 |
| JPS61500240A (ja) | 1986-02-06 |
| US4547685A (en) | 1985-10-15 |
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