JPS62273694A - センスアンプ - Google Patents

センスアンプ

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JPS62273694A
JPS62273694A JP61116116A JP11611686A JPS62273694A JP S62273694 A JPS62273694 A JP S62273694A JP 61116116 A JP61116116 A JP 61116116A JP 11611686 A JP11611686 A JP 11611686A JP S62273694 A JPS62273694 A JP S62273694A
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JP
Japan
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transistor
sense amplifier
transistor pair
bit line
transistors
Prior art date
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Application number
JP61116116A
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English (en)
Inventor
Mitsuo Soneda
曽根田　光生
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Priority to GB8708490A priority patent/GB2190808B/en
Priority to DE19873716803 priority patent/DE3716803A1/de
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 Ａ、産業上の利用分野 本発明は、メモリ装置等における記憶保持される信号の
読み出し等に用いられＣＭＯＳトランジスタで構成され
たセンスアンプに関し、特にＶい（闇値電圧）のばらつ
きを補償して６′α実な動作を実現するセンスアンプに
関する。
Ｂ１発明の概要 本発明は、ＣＭＯＳトランジスタで構成されビット線に
現れる信号をセンシングするセンスアンプにおいて、少
なくとも一対のＭＯＳ　）ランジスタ対を構成するトラ
ンジスタのゲートを容量接続とし当８亥トランジスタの
ドレインとゲートとの間に第１のスイッチング素子をド
レインとビット線との接続点との間に第２のスイッチン
グをそれぞれ配設することにより、ｖｔｈ（ｌｌ値電圧
）のばらつきを補償してセンスアンプの高感度化を実現
するものである。
Ｃ１従来の技術 まず、従来のセンスアンプの構成及び動作を第７図及び
第８図を参照しながら説明する。
第７図に示すように、従来のセンスアンプは、各メモリ
セルのアクセストランジスタ（図示せず）を介して情報
信号を記憶する容量と接続されるそれぞれ第１のビット
ＩＢＬＩと第２のビット＆ｊｌＢＬ２と間でラッチ動作
するものであって、その構成は、ＰＭＯＳトランジスタ
ＰＭ、のドレイン及びＮＭＯＳトランジスタＮＭ、のド
レインが上記第１のピント線ＢＬＩに接続され、ＰＭＯ
ＳトランジスタＰＭ２のドレイン及びＮＭＯＳトランジ
スタＮ　Ｍ　ｚのドレインが上記第２のビット線ＢＬ２
に接続される。上記第１のビット線ＢＬＩは更に上記Ｐ
ＭＯＳトランジスタＰＭよ及びＮＭＯＳトランジスタＮ
Ｍ！のゲートに接続され、また、上記第２のビット線Ｂ
Ｌ２は上記ＰＭＯＳトランジスタＰＭ＋及びＮＭＯＳト
ランジスタＮＭ１のゲートに接続される。そして、上記
ＰＭＯＳトランジスタＰ　Ｍ　＋。ＰＭ！のそれぞれソ
ースには制御Ｉ雷電圧、Ｐが供給され、また、上記ＮＭ
ＯＳトランジスタＮＭＩ、ＮＭＩのそれぞれソースには
制御電圧Φ、８が供給される。
このような回路構成の従来のセンスアンプは、第５図に
示すように、まず、上記制御電圧φ、Ｐ、Φ、Ｈとして
Ｖｃｃ／２の電圧が供給され、さらに上記第１のビット
線ＢＬＩと第２のビット１ＢＬ２にもＶｃｃ／２の電圧
が供給される０次にメモリセルのアクセストランジスタ
がワード線等の選択信号に応じて導通状態になり、当該
メモリセルの容量によって、例えば上記第１のと７）線
ＢＬＩの電圧がＶｃｃ／２＋ΔＶｓとなり、該第１のビ
ット線の電位ΔＶｓだけが上がる。ここで上記制御電圧
φ、Ｐ、Φ５．ＩをそれぞれＶＣＣと０に変化させると
、２ＭＯＳトランジスタＰ　Ｍ　＋　とＮＭＯＳトラン
ジスタＮＭ、はそれぞれオン抵抗が小さくなり、また、
２ＭＯ３）ランジスクＰ　Ｍ　ｘとＮＭＯＳトランジス
タＮＭ、はそれぞれオン抵抗が大きくなって、う、チ動
作が行われる。
Ｄ１発明が解決しようとする問題点 従来のセンスアンプは、上述のような構成を有しラッチ
動作により各メモリセルの容量に記憶された情報信号の
読み出し等を行っている。
ところで、このようなランチ動作を行うセンスアンプは
、上記ＰＭＯＳトランジスタＰＭ＋、ＰＭ８からなるト
ランジスタ対、若しくは上記ＮＭＯＳトランジスタＮ　
Ｍ　＋　、　Ｎ　Ｍ　！からなるトランジスタ対を構成
する各トランジスタが、全く同一の寸法、特性を有する
場合には、メモリセルからの電荷によるΔＶｓが小さい
場合であっても高感度にセンシングが行われる。
しかしながら、素子の微細化１頃向にあっては、上記ト
ランジスタＰＭ＋、ＰＭｚ　、ＮＭ＋、ＮＭｚのばらつ
きは素子寸法が小さくなるに従って相対的に大きくなり
、更に、各メモリセルの容量も小さくなるから、センス
アンプにおけるセンシングの条件は厳しいものとなる。
そして、トランジスタ対を構成するトランジスタの■い
のばらつきによっては、各トランジスタ対を構成するト
ランジスタの■いの差（Δ■い）に依存した入力換算オ
フセット電圧ｖ、、１が問題となり、この入力換算オフ
セット電圧ｖ０３とΔＶｓの大小関係によっては誤動作
を生じかねない。
そこで、本発明は上述の問題点に鑑み、トランジスタ対
を構成するトランジスタの■いのばらつきに影響されず
高感度に動作するセンスアンプの提供を目的とする。
Ｅ０問題点を解決するための手段 本発明は、それぞれソースが共通接続された２ＭＯＳト
ランジスタ対とＮＭＯＳトランジスタ対とを有し、それ
ぞれソースに供給される制御信号に応じてラッチ動作を
行い第１若しくは第２のビット線に現れる電荷をセンシ
ングするセンスアンプにおいて、少なくとも２ＭＯＳト
ランジスタ対若しくはＮＭＯ５）ランジスク対の一方の
トランジスタ対では、当該トランジスタ対を構成する各
ＭＯＳトランジスタのゲートが第１若しくは第２のビッ
ト線との間でそれぞれ容量接続とされ、そのトランジス
タ対を構成する各ＭＯＳトランジスタのドレインとゲー
トとの間にそれぞれ第１のスイッチング素子が配設され
、そのトランジスタ対を構成する各ＭＯＳトランジスタ
のドレインとビット線の接続点との間にそれぞれ第２の
スイッチング素子が配設されてなるセンスアンプにより
上述の問題点を解決する。
ここで、上記容量接続にかかる容量と、上記第１及び第
２のスイッチング素子とが上述の接続関係をもって接続
されるトランジスタ対は、ＰＭＯＳトランジスタ対であ
っても良く、またＮＭＯＳトランジスタ対であっても良
い、更に、その双方のトランジスタ対に対して上記容量
、第１及び第２のスイッチング素子をそれぞれ接続する
ようにしても良い。
Ｆ８作用 本発明は、上記ＰＭＯ３Ｉ−ランジスタ対若しくはＮＭ
ＯＳトランジスタ対の少なくとも一方のトランジスタ対
に、上記容量接続にかかる容量と、第１及び第２のスイ
ッチング素子とを上述の接続関係をもって接続させ、セ
ンス期間以前のプリチャージ期間に■いのばらつきΔＶ
い分の電圧を当該容量に蓄積し、その後ランチ動作させ
ることにより、該ＶいのばらつきΔＶいを補償して、高
感度にセンシングを行うことができる。
ここで、上記第１及び第２のスイッチング素子は、それ
ぞれ上記センスアンプの回路状態を通常のセンスアンプ
の状態と、プリチャージ期間におけるトランジスタ対を
構成する各トランジスタと容量の直列の回路状態とをつ
くり出すためのものであり、それぞれ所定の制御信号Φ
１．Φ２の信号に基づいて切り替えることが可能である
。
例えば、センスアンプを構成するトランジスタ対の中、
ＮＭＯＳトランジスタ対に対して上記容量、第１及び第
２のスイッチング素子を配した場合には、プリチャージ
期間においては、制御信号φ１によって上記第１のスイ
ッチング素子はオン状態になり、かつ制御信号φ２によ
って上記第２のスイッチング素子はオフ状態になり、上
記トランジスタ対を構成する各トランジスタは、所謂ダ
イオード接続となって、上記各ＮＭＯＳトランジスタの
ソースに供給される制御信号Φ、Ｈを下げていったとき
には、ダイオード接続されてなる各トランジスタの電位
降下はそれぞれ各トランジスタのＶい、、ｖいよとなる
。そして、これらにそれぞれ接続されてなるそれぞれ容
量は、一端がビット線の電位であるＶＣＣ／２に保持さ
れ上記電界効果型トランジスタのＶい、、Ｖい２に対応
した電圧が加わることになる。すなわち各容量にはＶｃ
ｃ／２とΦ５、の電圧との電位差から、それぞれ■い、
、ｖＬｈ２を差し引いた電圧が加わることになり、引き
続いて第１及び第２のスイッチング素子を制御して通常
のセンスアンプの回路状態としてセンシングを開始する
場合には、当該容量に蓄積させた■Ｌｂ１．　ｖｔｈｚ
に対応した電圧がそのまま保持されて動作が開始される
ことになり、従って、ランチ動作の際は、それぞれ容量
によってΔＶいが補償された状態で動作することになる
。
そして、一方のトランジスタ対（ＰＭｏｓトランジスタ
対若しくはＮＭＯＳトランジスタ対）で、このようにΔ
■いの補償がなされるときには、ΔＶいの補償がなされ
ない方の他のトランジスタ対を、一定の時差Δ【をもっ
て動作させることができる。このように容量、第１及び
第２のスイッチング素子が接続されないトランジスタ対
について、一定の時差Δｔをもって動作させ、センシン
グ開始後の少なくとも当該トランジスタ対のΔ■いのば
らつき分より大きく増幅された確定的なデータをもって
動作させることにより、特に当該トランジスタ対のΔ■
いの補償をしなくとも確実な動作を実現することができ
る。
Ｇ、実施例 本発明の好適な実施例を図面を参照しながら説明する。
Ｇ−■〔第１の実施例〕　（第１図〜第２図）まず、第
１の実施例のセンスアンプは、第１図に示すような回路
構成を有しており、この本実施例のセンスアンプはＮＭ
ＯＳトランジスタ対にΔＶいのばらつきを補償するため
の容１ｃ＋、ｃｚ、第１のスイッチング素子Ｓ＋＋、Ｓ
□及び第２のスイッチング素子Ｓ１□、８２２が接続さ
れた回路構成になっている。
この第１の実施例のセンスアンプは、第１図に示すよう
に、それぞれソースが共通接続されたＰＭＯＳトランジ
スタ対とＮＭＯＳトランジスタ対とを有し、ＰＭＯＳト
ランジスタ対はＰＭＯＳトランジスタＰＭ、、ＰＭ！に
より構成され、一方ＮＭｏ５トランジスタ対はＮＭＯＳ
トランジスタＮＭ、、ＮＭｔにより構成されている。
上記ＰＭＯＳトランジスタ対を構成する上記ＰＭＯＳト
ランジスタＰ　Ｍ　＋、　Ｐ　Ｍ　ｚのそれぞれソース
には後述するように制御信号Φ□とは時差Δｔをもって
Ｖｃｃ／２からＶｅＣに制御される制御信号Φ、Ｐが供
給され、Ｐ　Ｍ　ＯＳ’　）ランジスタＰ　Ｍ　＋　の
ドレインには第１のビット線ＢＬＩが接続され、更に該
ビット線ＢＬＩはＰＭＯＳトランジスタＰＭ２のゲート
に接続されている。また、ＰＭＯＳトランジスタＰＭ２
のドレインには第２のビット線ＢＬ２が接続され、更に
該ビット線ＢＬ２は上記ＰＭＯＳトランジスタＰＭＩ　
のゲートに接続されている。
そして、Δ■いのばらつきが補償される上記ＮＭＯＳト
ランジスタ対では、上記ＮＭＯ３Ｉ−ランジスタＮＭ、
、ＮＭｚのそれぞれソースに制御電圧Φ、Ｈが供給され
る構成を有してなり、まず、ＮＭＯＳトランジスタＮ　
Ｍ　Ｉ　のドレインには、第１のスイッチング素子Ｓ１
１の一端と第２のスイッチング素子Ｓ１□の一端が接続
されている。この第１のスイッチング素子Ｓ、の他端は
当該ＮＭｏ５トランジスタＮＭ、のゲートに接続されて
いる。また、第２のスイッチング素子ｓａｇの他端は、
上記第１のビット線ＢＬＩに接続されている。そして、
これら第１及び第２のスイッチング素子Ｓｌｌ、Ｓ１１
はそれぞれ制御信号φ５．Φ２により制御される。
また、ＮＭＯＳトランジスタＮＭ２のドレインには、第
１のスイッチング素子ＳＺ＋の一端と第２のスイッチン
グ素子Ｓ０の一端が接続されている。
この第１のスイッチング素子Ｓ□の他端は当該ＮＭＯＳ
トランジスタＮＭ２のゲートに接続されている。また、
第２のスイッチング素子Ｓ。の他端は、上記第２のビッ
ト線ＢＬ２に接続されている。
そして、これら第１及び第２のスイッチング素子Ｓ２い
Ｓｏは、上記第１及び第２のスイッチング素子Ｓ、いＳ
１□と同様なそれぞれ制御信号Φ１、Φ２により制御さ
れる。
次に、本実施例のセンスアンプのＮＭＯＳトランジスタ
対を構成する各ＭＯＳトランジスタＮＭ＋、　Ｎ　Ｍ　
ｔの各ゲートは容量接続とされている。すなわち、ＮＭ
ＯＳトランジスタＮＭ、のゲートは上述のように第１の
スイッチング素子Ｓ１１の他端が接続すると共に容量Ｃ
３が接続され、該容ｆｔＣ１の他端が上記第２のビット
線ＢＬ２と接続するように構成されており、また、ＮＭ
ＯＳトランジスタＮＭ２のゲートは上述のように第１の
スイッチング素子ＳＺ＋の他端が接続すると共に容１ｃ
。
が接続され、該容量Ｃ２の他端が上記第２のビット線Ｂ
ＬＩと接続するように構成されている。そして、これら
容ＩＣ，，Ｃ，によって当該トランジスタ対の闇値電圧
のばらつきΔ■いを補償することが可能となる。
次に、上述のような回路構成を有するセンスアンプの動
作について第２図を参照しながら説明する。
まず、はじめに制御信号Φ１のレベルは“Ｌ”（ローレ
ベル）であって第１のスイッチング素子Ｓｚ＋　　Ｓｚ
＋はそれぞれオフ状態であり、上記制御信号Φ２のレベ
ルは“Ｈ”　（ハイレベル）であって第２のスイッチン
グ素子Ｓ１□、Ｓ２□はそれぞれオン状態であるが、上
記制御信号Φ、のレベルを′Ｌ″からＨ”にして第１の
スイッチング素子ＳＩＩ＋　　ＳＺ＋をオン状態にし、
さらに上記制御信号Φ２のレベルを”Ｈ”から１Ｌ”に
して上記第２のスイッチング素子Ｓ１□、Ｓ２２をオフ
状態にする。
このように各スイッチを切換えることにより、木実施例
のセンスアンプは、通常のセンスアンプの回路構成から
、各ＮＭＯＳトランジスタＮＭ、、ＮＭ２はダイオード
接続となり、各ビット線ＢＬＬ。
ＢＬ２と容量を介して接続する回路状態に変化する。
次に、センシング前のプリチャージ期間において、上記
制御信号φ８、のレベルが、ｖｃｃ／２レベルからＶＩ
ＩＣだけ電位差を有し、容１　ｃ　ｒ、　ｃ　ｔにプリ
チャージするためのレベル（以下、ＶＩＩＣレベルとい
う、）に変化し、上記各容量Ｃｒ、Ｃｚには、上記ＮＭ
ＯＳトランジスタＮ　Ｍ　＋　、　Ｎ　Ｍ　ｔの各Ｖｔ
ｋに対応する電圧が加わることになる。
即ち、このプリチャージ期間においては、上記各ビット
線ＢＬ１．ＢＬ２はそれぞれＶｃｃ／２レベルに保持さ
れており、上記制御信号φ、ＨのレベルをＶｃｃ／２レ
ベルからプリチャージするためのＶＩＩＣレベルにした
ときは、それぞれ各ＮＭＯＳトランジスタＮ　Ｍ　＋、
　Ｎ　Ｍ　ｚのゲート電位は、それぞれｖＤＣ”　ｖＬ
ｈ１＋　　ｖＤＣ”　ｖＬｈＲの電位となる（ここで■
い１はＮＭＯＳトランジスタＮＭ、の閾値電圧、Ｖい、
はＮＭＯＳトランジスタＮＭ２の閾値電圧とする。）。
従って、容１ｃ＋にはＶ　ｃｃ／２　　（Ｖｏｃ＋Ｖい
、）の電圧が加わり、一方容看Ｃ２にはＶｃｃ／　２　
　（Ｖｏｃ＋　Ｖｃｂｚ　）の電圧が加わることになる
。
次に、上記制御信号Φ、Ｈを、ＶＩＩＣレヘルレベ再び
Ｖｃｃ／２レベルに変化させる。そして、上記容ｉＪ　
Ｃｌ＋　Ｃｚでは、上記容量に加えられた電位差がその
まま保持されることになる。
続いて、上記制御信号Φ、のレベルを°［■”から“Ｌ
”にして上記第１のスイッチング素子Ｓ１１゜Ｓｔ＋を
それぞれオフ状態とし、上記制御信号Φ２のレベルを“
Ｌ”から“Ｈ”にして上記第２のスイッチング素子Ｓ１
２．ｓｇｚをそれぞれオフ状態からオフ状態にする。こ
のような第１及び第２のスイッチング素子Ｓ＋＋、Ｓｔ
いＳｌ！、Ｓｏの切換動作により、各ＮＭＯＳトランジ
スタＮ　Ｍ　＋　、　Ｎ　Ｍ　ｚの各ゲートと各ドレイ
ンとの間は遮断状態となり、各ＮＭＯＳトランジスタＮ
　Ｍ　Ｉ、　Ｎ　Ｍ　ｔはダイオード接続の状態から通
常のトランジスタ対の状態になり、また、本実施例のセ
ンスアンプの回路構成は、従来のセンスアンプの回路構
成にそれぞれ容量Ｃ＋、Ｃｆｆ１をそれぞれゲートとそ
れぞれビット線ＢＬＩ、ＢＬ２の間に配設した回路構成
となる。
このような回路動作からなるプリチャージ期間の経過の
後、メモリセルの選択線の制御信号に応じてアクセスト
ランジスタがオンとなり、例えば、センスアンプに接続
するビット線ＢＬＩに、当該選択されたメモリセルの容
量の！荷が現出することになる。
例えば、メモリセルの容量に記憶される情報信号が“０
１であるときは、例えば第１のビット線ＢＬＩの電位は
Ｖｃｃ／２−ΔＶｓになる。なお、この時第２のビット
線ＢＬ２の電位はＶｃｃ／２に維持され、また、情報信
号が“１”の場合には当該ビット線ＢＬＩの電位はｖｃ
ｃ／２＋ΔＶｓとなる。
このように第１のビット線ＢＬ１の電位が■。
／２−ΔＶｓとなり、上述のように容１ｔｃｚにはｖｃ
ｃ／２−　（Ｖ。、＋ｙい２）がそのまま保持されてい
るため、ＮＭＯＳトランジスタＮ　Ｍ　ｚのゲートの電
位は、Ｖｃｃ／２−Δｖ　ｓ　−（ｖｃｃ／２−（Ｖｅ
ｃ＋ＶＬｈｔ　）　）すなわちＶＩＩＣ”ｖＬｈＲ−Δ
ＶＳとなる。一方、この時、第２のビット４ｉＢＬ２の
電位はＶｃｃ／２に維持されており、従って、他方のＮ
ＭＯＳトランジスタＮＭ、のゲートの電位は、上記容１
　ｃ　＋を介すことにより■ｃＣ／２−（Ｖｃｃ／　２
　　（Ｖｏｃ　＋　ＶＬｈ＋　）　）すなわちｖＤｃ＋
Ｖい、となる。
このようにそれぞれＮＭＯＳトランジスタＮＭ＋、　Ｎ
　Ｍ　ｔのゲートの電位は理想的な値に対してそれぞれ
の闇値電圧Ｖい３．ｖい２だけ高い値となっており、こ
れをソース側で比較した場合には、各ＮＭＯＳトランジ
スタＮＭ、、ＮＭｚ固有の閾値電圧ｖＬｋｌ　＋　　Ｖ
い、で完全に補償されることになり、従って、本実施例
のセンスアンプは、非常に感度の高いセンスアンプとな
る。
このようにメモリセルの容量がビット％％ＢＬ１若しく
はビットＢＬ２を介して供給された後、本実施例のセン
スアンプは、センシングを開始する。
通常のセンスアンプでは、このセンシングが上記ＮＭＯ
３Ｉ−ランジスタ対のみならず同時にＰＭＯＳトランジ
スタ対について行われるため、第８図に示すように、同
時に制御信号φ、Ｎと制御信号Φ８．をそれぞれ零レベ
ルとＶＣＣレベルに変化させている。しかし、本実施例
のセンスアンプにおいては、上述のように第１のスイッ
チング素子Ｓ１．。
ＳＺ＋及び第２のスイッチング素子Ｓ　Ｉ！＋　　３１
２の切換動作によって、容量Ｃ，，ＣＺに閾値電圧に応
じた電圧が蓄積されており、この容１　ｃ　＋、　ｃ　
ｚによって、ＮＭＯ３トランジスタ対を構成するＮＭＯ
ＳトランジスタＮ　Ｍ　＋　、　Ｎ　Ｍ　ｚの閾値電圧
Ｖい、。
ｖ　ｔｈｔのばらつきを補償し、入力換算オフセット電
圧ＶＩＩＳを吸収することができるため、先ずこのＮＭ
ＯＳトランジスタ対のみを先にラッチ動作させ、後に、
このＮＭＯＳトランジスタ対によるランチ後の確定的な
データ（電位）を利用して、ＰＭｏＳトランジスタ対を
構成するＰＭＯＳトランジスタＰＭ、、ＰＭ、をラッチ
動作させることで、特に当該ＰＭＯＳトランジスタ対を
構成するＰＭＯＳトランジスタＰＭ、、ＰＭ、のばらつ
きを補償する回路構成を必要とせず確実な動作をさせる
ことができる。
すなわち、第２図に示すように、上述のプリチャージ期
間中では、上記容ｔ　ｃ　１．　ｃ　ｚにＮＭＯＳトラ
ンジスタ対を構成する各ＮＭＯＳトランジスタＮ　Ｍ　
＋　、　Ｎ　Ｍ　２の闇値電圧■ｔｈ＋　、　　Ｖい、
を補償する電圧が蓄積されるため、上述のように第１の
ビット線の電位が−ΔＶｓとされたときには、ＮＭＯＳ
トランジスタＮ　Ｍ　ｚのゲートの電位は■。
＋Ｖい２−ΔＶｓとなり、ＮＭＯＳトランジスタＮＭ、
のゲートの電位はｖＤＣ＋■い、となる。
次に、センス期間の開始と共に、先ず、上記制御信号Φ
、ＮをＶｅｃ／２から零レベルに変化させていき、ゲー
ト・ソース間電圧がそれぞれ闇値電圧Ｖい１．■い２以
上になったときに、どちらかのＮＭｏ５トランジスタが
先にオンになるが、上述のゲート電位の関係から、ソー
ス電位としてはその差が、ｌ−Δ■ｓ１のみであって、
闇値電圧Ｖい１．ｖい２のばらつきが完全に補償されて
いるため、上述のように第１のビット綿の電位が一ΔＶ
ｓとされたときには、ゲート電位がΔＶｓだけ高いＮＭ
ＯＳトランジスタＮＭＩが先にオン状態となり、ラッチ
動作を開始することになる。
次に、このようなばらつきの補償されたラッチ動作の開
始後、第２図に示すように、一定の時差Δｔをもって上
記制御信号φ８．をＶｃｃ／２からＶＣＣに変化させる
。このとき、ＰＭＯＳトランジスタ対を構成するＰＭＯ
ＳトランジスタＰＭ、、ＰＭ８はランチ動作を開始する
ことになるが、各ビット線ＢＬＩ、ＢＬ２の電位は、そ
れぞれ上記ＮＭｏ５トランジスタ対のランチ動作によっ
て、確定的な電位となっている。したがって、当８亥Ｐ
ＭＯＳトランジスタ対では、この確定的な電位をセンシ
ングするため、特にばらつきの補償のための素子等を形
成せずして、確実なランチ動作を行うことができる。
ここで、Δ【については、上記Ｎ　Ｍ　ＯＳ　）ランジ
スタ対に於けるラッチ動作によって電位が確定して行く
際に、ＰＭＯＳトランジスタ対のΔ■いのばらつき分よ
り大きく、ＮＭＯＳトランジスタ対での電位が増幅され
る時間とすれば良く、換言すれば、このように時差Δ【
を設定することにより、特にＰＭＯＳトランジスタ対の
Δ■、の補償をしなくとも確実な動作を実現させること
ができる。
このように、第１の実施例のセンスアンプは、上記容ｉ
ｔ　ｃ　＋、　Ｃ２に、ＮＭＯＳトランジスタ対を構成
するＮＭＯＳトランジスタＮＭ、、ＮＭ、の各閾値電圧
のばらつきΔ■いに対応する電圧をそれぞれ蓄１！する
ことができ、このため当１亥ばらつきΔＶいを完全に補
償したラッチ動作を実現することができる。
そして、メモリセルの容量を小さくしていった場合にも
、上述のように本実施例のセンスアンプは高感度である
ため、誤動作なく確実に動作することになり、高集積化
されたメモリ装置に適用して好適である。
また、特に本実施例のセンスアンプは、Ｖいのばらつき
を補償し得るため、歩留まりの向上を図ることができる
が、更にＶい等の経時的な変化が生じた場合にあっても
、確実に入力換算オフセット電圧ＶＯＳを除くことがで
きるため、信開性の向上を図ることができる。
Ｇ−■　第２の実施例　〔第３図〜第４図〕上述の第１
の実施例では、ＮＭＯ３）ランジスク対に対してばらつ
きを補償するための容量やスイッチング素子を配したも
のとしたが、本発明のセンスアンプにかかる第２の実施
例は、ＰＭＯＳトランジスタ対に対して用いた例であっ
て、第３図に示すように、ＰＭＯＳトランジスタ対にΔ
■ｌのばらつきを補償するための容Ｉ　Ｃ＋、　Ｃｚ　
、第１のスイッチング素子Ｓ＋＋、Ｓ□及び第２のスイ
ッチング素子Ｓ１１．　　Ｓｚｚが接続された回路構成
になっている。
この第２の実施例のセンスアンプは、第３図に示すよう
に、それぞれソースが共通接続された２ＭＯＳトランジ
スタ対とＮＭＯＳトランジスタ対とを有し、ＰＭＯ５）
ランジスタ対はＰＭＯＳトランジスタＰＭ、、ＰＭ２に
より構成され、一方ＮＭＯ３）ランジスク対はＮＭＯＳ
トランジスタＮＭ１．ＮＭｚにより構成されている。
この第２の実施例のセンスアンプは、上述の第１の実施
例のセンスアンプとは異なり、上記ＮＭ○Ｓトランジス
タ対を構成する上記ＮＭＯＳトランジスタＮＭ、、ＮＭ
、のそれぞれソースには後述するように制御信号Φ、Ｐ
とは時差ΔｔをもってＯレベルに制御される制御信号Φ
！８が供給され、ＮＭＯＳトランジスタＮ　Ｍ　＋　の
ドレインには第１のビット線ＢＬＩが接続され、更に該
ビット線ＢＬ１はＮＭＯ３）ランジスクＮＭ２のゲート
に接続されている。また、ＮＭＯＳトランジスタＮ　Ｍ
　ｚのドレインには第２のピント線ＢＬ２が接続され、
更に該ビット線ＢＬ２は上記ＮＭＯＳトランジスタＮＭ
、のゲートに接続されている。
そして、Δ■いのばらつきが補償される上記ＰＭＯＳト
ランジスタ対では、上記ＰＭＯＳトランジスタＰ　Ｍ　
＋　、　Ｐ　Ｍ　ｚのそれぞれソースに制御電圧Φ、Ｐ
が供給される構成を有してなり、まず、２ＭＯＳトラン
ジスタＰＭ、のドレインには、第１のスイ・７チング素
子Ｓ、の一端と第２のスイッチング素子Ｓ１□の一端が
接続されている。この第１のスイッチング素子Ｓ１１の
他端は当該ＰＭＯＳトランジスタＰＭ、のゲートに接続
されている。また、第２のスイッチング素子Ｓ１！の他
端は、上記第１のビット線ＢＬ１に接続されている。そ
して、これら第１及び第２のスイッチング素子Ｓｌｌ、
Ｓ１２はそれぞれ制御信号Φ１．Φ２により制御される
。
また、２ＭＯＳトランジスタＰＭｆのドレインには、第
１のスイッチング素子Ｓ２＋の一端と第２のスイッチン
グ素子Ｓｚｘの一端が接続されている。
、二の第１のスイッチング素子Ｓ！＋の他端は当該ＰＭ
ＯＳトランジスタＰＭＺのゲートに接続されている。ま
た、第２のスイッチング素子Ｓ、の他端は、上記第２の
どノド線ＢＬ２に接続されている。
そして、これら第１及び第２のスイッチング素子Ｓ２い
Ｓ。は、上記第１及び第２のスイッチング素子Ｓ、いＳ
１□と同様なそれぞれ制御信号φ９．Φつにより制御さ
れる。
次に、本実施例のセンスアンプのＰＭＯ３Ｉ−ランジス
タ対を構成する各トランジスタＰＭ、、ＰＭ２の各ゲー
トは容量接続とされている。すなわち、ＰＭＯＳトラン
ジスタＰＭ、のゲートは上述のように第１のスイッチン
グ素子Ｓ、の他端が接続すると共に容１　ｃ　＋が接続
され、政客Ｉｃ、の他端が上記第２のビット線ＢＬ２と
接続するように構成されており、また、ＰＭＯＳトラン
ジスタＰＭ８のゲートは上述のように第１のスイッチン
グ素子ＳＺＩの他端が接続すると共に容■Ｃ２が接続さ
れ、政客ｆｆ１ｃｚの他端が上記第１のビット線ＢＬ１
と接続するように構成されている。そして、これら容Ｉ
　Ｃ、Ｃ２によって、上述の第１の実施例の容１ｃ＋、
ｃ２の機能と同様に、当該トランジスタ対の閾値電圧の
ばらつきΔ■いを補償することが可能となる。
このような回路構成を存する本実施例のセンスアンプ已
よ、上述の第１の実施例のセンスアンプと略同様、第４
図に示すように、プリチャージ期間として制御（３号φ
１．Φ２のレベルを原作して通常のセンスアンプの状態
から、容量にダイオード接続されるトランジスタが直列
に配される回路状態に切換え、かつ、本実施例の場合に
は制御信号φ３Ｆのレベルを一定期間所定電圧大きくす
ることにより、ＰＭＯＳトランジスタ対に上述の接続関
係で接続される上記各ＮＣ＋、Ｃｔに、各ＰＭＯＳトラ
ンジスタＰＭ、、ＰＭ！の各閾値電圧Ｖい２．ｖＬｈｉ
に対応した電圧がそのまま保持されることになる。
そして、上述の第１の実施例と同様に、メモリセルの容
量に記憶される情報信号を第１若しくは１亥２のビット
線ＢＬ１．ＢＬ２に現出させ、続いて、上記制御信号φ
３．をＶｃｃ／２レベルからＶＣＣレベルにすることで
、ＰＭＯＳトランジスタＰＭ＋、ＰＭ意によるラッチ動
作が開始される。
このとき当該ＰＭＯＳトランジスタＰＭＩ、ＰＭよでは
、上記容量Ｃ，，Ｃ，によりＶいのばらつきが補償され
ているため、ビット線に現れる電荷を確実にセンシング
して動作を行うことになり、さらに上述の第１の実施例
と同様に一定の時差Δｔの後、ＮＭＯＳ）ランジスク対
を構成するＮＭＯＳトランジスタＮ　Ｍ　＋　、　Ｎ　
Ｍ　ｚのう・７チ動作を制御信号Φ、Ｈによって行う、
この場合において、ＮＭＯＳ）ランジスタＮ　Ｍ　＋　
、　Ｎ　Ｍ　ｚのラッチ動作は、上記ＰＭＯＳトランジ
スタ対のラッチ動作による確定的なデータを基礎に行わ
れるため、特にＮＭＯＳトランジスタ対に対してばらつ
きの補償のための容量等を接続させることもなく、確実
なセンスアンプとして動作を行うことができる。
このような動作を行う第２の実施例のセンスアンプは、
上記第１の実施例と同様に、上記各ＩＣＩ＋Ｃ！に、Ｐ
ＭＯＳトランジスタ対を構成するＰＭＯＳトランジスタ
Ｐ　Ｍ　＋　、　　Ｐ　Ｍ　２の各閾値電圧のばらつき
Δ■いに対応する電圧をそれぞれ蓄積することができ、
このため当ＨｌばらつきΔ■、を完全に補償したランチ
動作を実現することができる。また、第１の実施例のセ
ンスアンプと同様に、高集積化されたメモリ装置に適用
して好適である。
更に、本実施例のセンスアンプは、Ｖｔｈのばらつきを
補償し得るため、歩留まりの向上を図ることができ、■
い等の経時的な変化が生じた場合にあっても、確実に入
力換算オフセット電圧ＶＯＳを除くことができるため、
信頼性の向上を図ることができる。
Ｇ−■　第３の実施例　〔第５図〜第６図〕第３の実施
例のセンスアンプは、ＰＭＯＳトランジスタ対及びＮＭ
Ｏ５Ｉ−ランジスタ対の双方に■いのばらつきを補償す
るための容量並びに第１及び第２のスイッチング素子を
配設したセンスアンプである。
先ず、その回路構成は、第５図に示すように、ＰＭＯＳ
トランジスタ対を構成するＰＭＯＳトランジスタＰ　Ｍ
　＋　、　Ｐ　Ｍ　！　、Ｎ　Ｍ　ＯＳ　）ランジスタ
対を構成するＮＭＯＳトランジスタＮＭ、、ＮＭ！のそ
れぞれがソース共通接続とされ、各ソースには制御信号
φ、Ｐ、Φ、８がそれぞれ供給される。ＰＭＯＳトラン
ジスタＰＭ、とＮＭＯＳ）ランジスタＮ　Ｍ　＋　のゲ
ートはそれぞれ容１ｃ、いＣ□を介して第２のビット線
ＢＬ２と接続され、ＰＭＯＳトランジスタＰＭ、とＮＭ
ＯＳ）ランジスタＮ　Ｍ　ｓのゲートはそれぞれ容Ｉ　
ＣＰ　２、ＣＮ２を介して第１のどノド線ＢＬＩと接続
され、さらに各ＭＯＳトランジスタＰＭ＋、ＰＭｚ　、
ＮＭ＋、ＮＭｚのゲートは当ｊ亥トランジスタのドレイ
ンに、それぞれ制御信号φ１により制御されるそれぞれ
第１のスイッチング素子Ｓ　Ｐ　＋＋、Ｓ　Ｐ　ｔｒ、
ＳＮ、い５Ｎ２１を介して接続され、また、ＭＯＳトラ
ンジスタＰＭ＋。
ＮＭ、の各ドレインは制御信号φ２により制御される第
２のスイッチング素子ＳＰ、□、ＳＮ、□を介して第１
のビット線ＢＬＩに接続され、さらに、ＭＯＳ）ランジ
スタＰ　Ｍ　ｚ、　Ｎ　Ｍ　ｚの各ドレインは制御信号
Φ２により制御される第２のスイッチング素子ＳＰ！！
、ＳＮｏを介して第２のビット線ＢＬ２に接続されてい
る。
このような構成を有する第３の実施例のセンスアンプは
、第６図に示すように、センシング前のプリチャージ期
間に、制御信号Φ３１．Φ、Ｎによって上記各ｆｆｔ　
ＣＰ　ｌ、ＣＨｌ、ｃｐｚ、０Ｍ２にそれぞれＶｌのば
らつきを補償するための各トランジスタの闇値電圧に対
応した電圧が加わり、それがそのまま保持される。そし
て、その後、上記制御信号Φ、Ｐ、Φ、Ｈをそれぞれ■
、いＯレベルに変化させることによりばらつきを補償し
て確実なセンシングを実現することが可能となる。
Ｈ０発明の効果 本発明のセンスアンプは、上述のようにＣＭＯ３のセン
スアンプに適用して、Ｖいのばらつきによる感度の低下
を抑えて、確実なセンシング動作を実現することができ
る。そして、特に素子の微細化を図った場合には、感度
が問題となるが、本発明を適用することにより、容易に
この問題を解決できる。さらに、本発明を用いることに
より、容量のサイズを小さくしても確実なセンシング動
作を行うことができるため、十分な高集積化が可能であ
る。また、本発明のセンスアンプでは、Ｖ、ｈのばらつ
きが完全に補償されるため、歩留まりの向上を図ること
ができ、また、経時的にも確実な動作が実現される。
【図面の簡単な説明】
第１図は本発明のセンスアンプの一例を示す回路図、第
２図はその動作を説明するためのタイムチャート、第３
図は本発明のセンスアンプの他の例を示す回路図、第４
図はその動作を説明するためのタイムチャート、第５図
は本発明のセンスアンプの更に他の例を示す回路図、第
６図はその動作を説明するためのタイムチャートである
。 また、第７図は従来のセンスアンプの一例を示す回路図
、第８図は従来のセンスアンプの動作を説明するための
タイムチャートである。 ＰＭ、、ＰＭｆｆｉ　　・・・ＰＭＯＳトランジスタＮ
Ｍ、、ＮＭｔ　　・・・ＮＭＯＳトランジスタＣ，、Ｃ
言、Ｃ□＋　Ｃｐｔ＋　Ｃｓ＋、　Ｃｕｔ・・・容量Ｓ
　ｌ　ｌ　＊　　Ｓ　１１、ＳＰ＋＋、ＳＰｚ＋、ＳＮ
＋＋、ＳＮｚ＋・・・第１のスイッチング素子 Ｓ　１１　　Ｓ　ｔｚ、ＳＰ＋＊、５Ｐｚｚ、ＳＮ＋ｚ
、５Ｎｚｚ・・・第２゛のスイッチング素子 φ！２．ΦＳＮ＋　φ１．Φ２　・・・制御信号ＢＬＩ
・・・第１のビット線 ＢＬ２・・・第２のビット線

Claims (1)

    【特許請求の範囲】
  1. それぞれソースが共通接続されたＰＭＯＳトランジスタ
    対とＮＭＯＳトランジスタ対とを有し、それぞれソース
    に供給される制御信号に応じてラッチ動作を行い第１若
    しくは第２のビット線に現れる電荷をセンシングするセ
    ンスアンプにおいて、少なくとも上記ＰＭＯＳトランジ
    スタ対若しくは上記ＮＭＯＳトランジスタ対の一方のト
    ランジスタ対では、当該トランジスタ対を構成する各Ｍ
    ＯＳトランジスタのゲートが第１若しくは第２のビット
    線との間でそれぞれ容量接続とされ、当該トランジスタ
    対を構成する各ＭＯＳトランジスタのドレインとゲート
    との間にそれぞれ第１のスイッチング素子が配設され、
    当該トランジスタ対を構成する各ＭＯＳトランジスタの
    ドレインとビット線の接続点との間にそれぞれ第２のス
    イッチング素子が配設されてなるセンスアンプ。
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