JPH0578181B2 - - Google Patents
Info
- Publication number
- JPH0578181B2 JPH0578181B2 JP57171824A JP17182482A JPH0578181B2 JP H0578181 B2 JPH0578181 B2 JP H0578181B2 JP 57171824 A JP57171824 A JP 57171824A JP 17182482 A JP17182482 A JP 17182482A JP H0578181 B2 JPH0578181 B2 JP H0578181B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- contact hole
- conductor film
- etching
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、詳
しくは配線形成方法の改良に関する。
しくは配線形成方法の改良に関する。
半導体装置、特に集積回路においては、高集積
度を達成するため、素子寸法の小形化が必要とな
る。最近では、光露光技術や電子ビーム露光技術
等の進歩により、１ミクロン或いはサブミクロン
寸法の素子が研究開発されている。これに伴い、
電気的接続をとるための孔（コンタクトホール）
も１ミクロン程度の寸法を実現する必要が高まつ
ている。
度を達成するため、素子寸法の小形化が必要とな
る。最近では、光露光技術や電子ビーム露光技術
等の進歩により、１ミクロン或いはサブミクロン
寸法の素子が研究開発されている。これに伴い、
電気的接続をとるための孔（コンタクトホール）
も１ミクロン程度の寸法を実現する必要が高まつ
ている。
コンタクトホールの寸法が２ミクロン程度の場
合、半導体装置の製造は一般に次のようにして行
われる。まず、素子形成工程が施された半導体基
板上に絶縁物としてのシリコン酸化膜を被着した
のち、ゲツタリング効果のあるPSG膜をさらに
被着し、１〜1.5〔μｍ〕の絶縁膜を形成する。次
いで、1000〔℃〕程度の高温で熱処理したのち、
絶縁膜の所定の部分にコンタクトホールを開孔す
る。続いて、蒸着法やスパツタ法等を用い、全面
にAl−Si合金膜を１〔μｍ〕程度被着する。次い
で、Al−Si合金膜上にフオトレジスト膜からな
る配線パターン（レジストパターン）を形成し、
このレジストパターンをマスクとして、例えば
CCl4＋Cl2混合ガスによりドライエツチングを行
うことによつて配線層が形成される。この後、基
板全体を500〔℃〕程度に加熱することによつて、
素子とAl−Si合金膜とのオーミツク接触が得ら
れ、配線層による電気的接続が可能となる。
合、半導体装置の製造は一般に次のようにして行
われる。まず、素子形成工程が施された半導体基
板上に絶縁物としてのシリコン酸化膜を被着した
のち、ゲツタリング効果のあるPSG膜をさらに
被着し、１〜1.5〔μｍ〕の絶縁膜を形成する。次
いで、1000〔℃〕程度の高温で熱処理したのち、
絶縁膜の所定の部分にコンタクトホールを開孔す
る。続いて、蒸着法やスパツタ法等を用い、全面
にAl−Si合金膜を１〔μｍ〕程度被着する。次い
で、Al−Si合金膜上にフオトレジスト膜からな
る配線パターン（レジストパターン）を形成し、
このレジストパターンをマスクとして、例えば
CCl4＋Cl2混合ガスによりドライエツチングを行
うことによつて配線層が形成される。この後、基
板全体を500〔℃〕程度に加熱することによつて、
素子とAl−Si合金膜とのオーミツク接触が得ら
れ、配線層による電気的接続が可能となる。
ところが、このような配線形成方法を１ミクロ
ン或いはサブミクロン寸法のコンタクトホールに
適用した場合、コンタクトホール内のAl−Si合
金膜の被着性が悪化し、第１図に示す如くコンタ
クトホール内のAl−Si合金膜の膜厚が極端に薄
くなる。このため、配線の信頼性が低下し、素子
の動作に問題を生じる。なお、第１図中１はシリ
コン基板、２は拡散層、３は絶縁膜、４はコンタ
クトホール、５は導体膜（Al−Si合金膜）を示
している。また、半導体装置が小形高性能化する
に伴い拡散層２の深さXjは浅くなり0.2〜0.1〔μ
ｍ〕程度のものも必要とされるが、この場合Al
−Si膜５と拡散層２とが前記500〔℃〕の加熱時に
反応し接合を破壊したり、リーク電流が増大する
等の問題も発生する。さらに、上記加熱後にAl
−Si合金膜５中の拡散層２の近傍にAl−Si中のSi
が折出し、コンタクトホール部分で配線の電気抵
抗が増大する等の不都合も招いた。
ン或いはサブミクロン寸法のコンタクトホールに
適用した場合、コンタクトホール内のAl−Si合
金膜の被着性が悪化し、第１図に示す如くコンタ
クトホール内のAl−Si合金膜の膜厚が極端に薄
くなる。このため、配線の信頼性が低下し、素子
の動作に問題を生じる。なお、第１図中１はシリ
コン基板、２は拡散層、３は絶縁膜、４はコンタ
クトホール、５は導体膜（Al−Si合金膜）を示
している。また、半導体装置が小形高性能化する
に伴い拡散層２の深さXjは浅くなり0.2〜0.1〔μ
ｍ〕程度のものも必要とされるが、この場合Al
−Si膜５と拡散層２とが前記500〔℃〕の加熱時に
反応し接合を破壊したり、リーク電流が増大する
等の問題も発生する。さらに、上記加熱後にAl
−Si合金膜５中の拡散層２の近傍にAl−Si中のSi
が折出し、コンタクトホール部分で配線の電気抵
抗が増大する等の不都合も招いた。
一方、（Electrochemical Society 1982
Spring Meeting Extended AbstructNo.228）に
見られるように、第２図に示す如くAl等の導体
膜５の下に多結晶シリコン膜６を形成する方法が
考えられている。しかしながら、この種の方法で
は多結晶シリコン膜６の存在により、コンタクト
ホール４での配線抵抗が増大してしまい、さらに
AlとSiとの反応により信頼性が低下すると云う
欠点は依然として残されている。さらに、エレク
トロマイグレーシヨンが発生しやすい。すなわ
ち、Al中に、アニールや通電によりAlとSiとの
合金が形成されると、その部分は抵抗が高いため
に発熱し易くなり、遂には断線に至るという問題
もあつた。また、コンタクトホール４内での抵抗
増大を防ぐには多結晶シリコン膜６に不純物をド
ープすることが必要となるが、この場合イオン注
入工程や熱工程等が必要となり工程の複雑化を招
く。さらに、Ｃ−MOS型半導体装置の異なる導
電タイプの高濃度拡散領域間或いは多結晶シリコ
ンゲート間の配線層で接続する場合、Al配線下
の多結晶シリコン膜に異なるタイプの不純物をド
ープし、多結晶シリコン膜の導電タイプを変える
必要があり、その工程が一層複雑化する等の問題
があつた。
Spring Meeting Extended AbstructNo.228）に
見られるように、第２図に示す如くAl等の導体
膜５の下に多結晶シリコン膜６を形成する方法が
考えられている。しかしながら、この種の方法で
は多結晶シリコン膜６の存在により、コンタクト
ホール４での配線抵抗が増大してしまい、さらに
AlとSiとの反応により信頼性が低下すると云う
欠点は依然として残されている。さらに、エレク
トロマイグレーシヨンが発生しやすい。すなわ
ち、Al中に、アニールや通電によりAlとSiとの
合金が形成されると、その部分は抵抗が高いため
に発熱し易くなり、遂には断線に至るという問題
もあつた。また、コンタクトホール４内での抵抗
増大を防ぐには多結晶シリコン膜６に不純物をド
ープすることが必要となるが、この場合イオン注
入工程や熱工程等が必要となり工程の複雑化を招
く。さらに、Ｃ−MOS型半導体装置の異なる導
電タイプの高濃度拡散領域間或いは多結晶シリコ
ンゲート間の配線層で接続する場合、Al配線下
の多結晶シリコン膜に異なるタイプの不純物をド
ープし、多結晶シリコン膜の導電タイプを変える
必要があり、その工程が一層複雑化する等の問題
があつた。
本発明の目的は、微細なコンタクトホールを用
いる際における導体膜の膜厚減少及びAlとSiと
の反応等に起因する配線抵抗の増大を防止するこ
とができ、配線の信頼性向上及び集積度向上をは
かり得る半導体装置の製造方法を提供することに
ある。
いる際における導体膜の膜厚減少及びAlとSiと
の反応等に起因する配線抵抗の増大を防止するこ
とができ、配線の信頼性向上及び集積度向上をは
かり得る半導体装置の製造方法を提供することに
ある。
本発明の骨子は、Al等の導体膜下に高融点金
属若しくはそのシリサイド膜を形成することにあ
る。
属若しくはそのシリサイド膜を形成することにあ
る。
すなわち本発明は、コンタクトホールを介して
導体膜との電気的接続をとる半導体装置の製造方
法において、素子形成工程が施された半導体基板
上に被着された絶縁膜の所定部分にコンタクトホ
ールを形成したのち、気相成長法を用い全面に高
融点金属若しくは高融点金属シリサイドからなる
第１の導体膜を被着し、次いでこの第１の導体膜
上にAl等からなる第２の導体膜を被着し、しか
るのち上記第２及び第１の導体膜を所望パターン
に選択エツチングするようにした方法である。
導体膜との電気的接続をとる半導体装置の製造方
法において、素子形成工程が施された半導体基板
上に被着された絶縁膜の所定部分にコンタクトホ
ールを形成したのち、気相成長法を用い全面に高
融点金属若しくは高融点金属シリサイドからなる
第１の導体膜を被着し、次いでこの第１の導体膜
上にAl等からなる第２の導体膜を被着し、しか
るのち上記第２及び第１の導体膜を所望パターン
に選択エツチングするようにした方法である。
本発明によれば、絶縁膜に形成したコンタクト
ホールに気相成長法により高融点金属若しくはそ
のシリサイドを被着しているので、コンタクトホ
ールが微細な場合にあつてもコンタクトホール部
における電気的接続の信頼性が向上する。ここ
で、信頼性が向上する第１の理由は、気相成長法
を用いているので微細コンタクトホール部での第
１の導体膜の被着形状が改善され、スパツタ蒸着
法に比べ局所的に被着膜厚が薄くなることが少な
いためである。第２の理由は、コンタクトホール
内部での電気的接続が高融点金属若しくはそのシ
リサイドでなされており、通常の500〔℃〕程度の
熱処理に起因するAlとSiとの反応がなく、さら
にＰ型Si層がコンタクトホール内部に成長してコ
ンタクト抵抗を高くする等のことがないためであ
る。
ホールに気相成長法により高融点金属若しくはそ
のシリサイドを被着しているので、コンタクトホ
ールが微細な場合にあつてもコンタクトホール部
における電気的接続の信頼性が向上する。ここ
で、信頼性が向上する第１の理由は、気相成長法
を用いているので微細コンタクトホール部での第
１の導体膜の被着形状が改善され、スパツタ蒸着
法に比べ局所的に被着膜厚が薄くなることが少な
いためである。第２の理由は、コンタクトホール
内部での電気的接続が高融点金属若しくはそのシ
リサイドでなされており、通常の500〔℃〕程度の
熱処理に起因するAlとSiとの反応がなく、さら
にＰ型Si層がコンタクトホール内部に成長してコ
ンタクト抵抗を高くする等のことがないためであ
る。
また、Al等の配線層（第２の導体膜）の下に
高融点金属若しくはそのシリサイド膜が形成され
ているので、Siとの合金が生じ難くエレクトロマ
イグレーシヨンが発生し難くなる。さらに、Al
等の配線層のドライエツチングによる加工特性が
向上する。すなわち、CCl4やCl2等の塩素系反応
ガスによるAl膜若しくはAl合金膜の異方性ドラ
イエツチング時には、その終了時においてエツチ
ング残渣が発生するが、配線層の下に高融点金属
膜を形成しておけばAl中にSiやCu等の不純物を
入れる必要がなく、エツチング残渣を低減するこ
とができる。しかも、配線層のエツチング後、高
融点金属若しくはそのシリサイドをエツチングし
Alをエツチングしない等方性プラズマエツチン
グを行うことにより、Alのエツチング残渣を確
実に除去することも可能となる。このとき、配線
層下の高融点金属若しくはそのシリサイド膜は薄
くすることが可能であるため、等方性エツチング
によるサイドエツチは膜厚相当程度で殆んど問題
とならない。また、従来、Al膜パターニング後、
不要な多結晶シリコンを除去する際にAl膜のマ
スク合わせがずれていると基板Siがエツチングさ
れる恐れがあつたが、本発明によれば、Siとのエ
ツチング選択比がとれるので歩留りが上がる。
高融点金属若しくはそのシリサイド膜が形成され
ているので、Siとの合金が生じ難くエレクトロマ
イグレーシヨンが発生し難くなる。さらに、Al
等の配線層のドライエツチングによる加工特性が
向上する。すなわち、CCl4やCl2等の塩素系反応
ガスによるAl膜若しくはAl合金膜の異方性ドラ
イエツチング時には、その終了時においてエツチ
ング残渣が発生するが、配線層の下に高融点金属
膜を形成しておけばAl中にSiやCu等の不純物を
入れる必要がなく、エツチング残渣を低減するこ
とができる。しかも、配線層のエツチング後、高
融点金属若しくはそのシリサイドをエツチングし
Alをエツチングしない等方性プラズマエツチン
グを行うことにより、Alのエツチング残渣を確
実に除去することも可能となる。このとき、配線
層下の高融点金属若しくはそのシリサイド膜は薄
くすることが可能であるため、等方性エツチング
によるサイドエツチは膜厚相当程度で殆んど問題
とならない。また、従来、Al膜パターニング後、
不要な多結晶シリコンを除去する際にAl膜のマ
スク合わせがずれていると基板Siがエツチングさ
れる恐れがあつたが、本発明によれば、Siとのエ
ツチング選択比がとれるので歩留りが上がる。
なお、コンタクトホール内に形成する第１の導
体膜の膜厚が一定限度を超えるとオーバハング形
状となり、所謂「す」が発生することになる。こ
のため、気相成長法により被着する第１の導体膜
の膜厚Ｄは、コンタクトホールの開孔寸法Ａの1/
３以下（Ｄ＜Ａ／３）とするのが望ましい。さら
に、上記「す」の発生を防止することからは、コ
ンタクトホールの上部に開口側に広がるテーパを
付けるのが望ましい。また、第２の導体膜による
配線層の表面凹凸を少なくすることから、第１の
導体膜をコンタクトホール内のみに残存させるの
が望ましい。
体膜の膜厚が一定限度を超えるとオーバハング形
状となり、所謂「す」が発生することになる。こ
のため、気相成長法により被着する第１の導体膜
の膜厚Ｄは、コンタクトホールの開孔寸法Ａの1/
３以下（Ｄ＜Ａ／３）とするのが望ましい。さら
に、上記「す」の発生を防止することからは、コ
ンタクトホールの上部に開口側に広がるテーパを
付けるのが望ましい。また、第２の導体膜による
配線層の表面凹凸を少なくすることから、第１の
導体膜をコンタクトホール内のみに残存させるの
が望ましい。
第３図ａ〜ｅは本発明の一実施例に係わる半導
体装置製造工程を示す断面図である。まず、第３
図ａに示す如くＰ型シリコン基板２１上に素子形
成工程を施す。ここで、図中２２はフイールド酸
化膜、２３はMOSトランジスタのゲート電極、
２４はゲート酸化膜、２５はソース若しくはドレ
インを形成するn+拡散層であり、２６は他の
MOSトランジスタのソース若しくはドレインを
形成するn+拡散層を示している。
体装置製造工程を示す断面図である。まず、第３
図ａに示す如くＰ型シリコン基板２１上に素子形
成工程を施す。ここで、図中２２はフイールド酸
化膜、２３はMOSトランジスタのゲート電極、
２４はゲート酸化膜、２５はソース若しくはドレ
インを形成するn+拡散層であり、２６は他の
MOSトランジスタのソース若しくはドレインを
形成するn+拡散層を示している。
次に、第３図ｂに示す如く全面にシリコン酸化
膜（絶縁膜）２７を１〔μｍ〕膜厚に被着し、こ
のシリコン酸化膜２７の拡散層２５，２６上に位
置する部分に開孔寸法１〔μｍ〕のコンタクトホ
ール２８をそれぞれ形成した。次いで、気相成長
法を用い第３図ｃに示す如く全面にモリブデン膜
（第１の導体膜）２９を0.2〔μｍ〕膜厚に被着し
た。このとき、モリブデン膜２９はコンタクトホ
ール２８内部でも略0.2〔μｍ〕の膜厚が保たれる
ことになる。また、モリブデン膜２９の膜厚Ｄ
（Ｄ＝0.2μｍ）をコンタクトホール２８の開口寸
法Ａ（Ａ＝1μｍ）の1/3以下（Ｄ＜Ａ／３）とし
たので、コンタクトホール２８内部に「す」が発
生する等の不都合は生じなかつた。
膜（絶縁膜）２７を１〔μｍ〕膜厚に被着し、こ
のシリコン酸化膜２７の拡散層２５，２６上に位
置する部分に開孔寸法１〔μｍ〕のコンタクトホ
ール２８をそれぞれ形成した。次いで、気相成長
法を用い第３図ｃに示す如く全面にモリブデン膜
（第１の導体膜）２９を0.2〔μｍ〕膜厚に被着し
た。このとき、モリブデン膜２９はコンタクトホ
ール２８内部でも略0.2〔μｍ〕の膜厚が保たれる
ことになる。また、モリブデン膜２９の膜厚Ｄ
（Ｄ＝0.2μｍ）をコンタクトホール２８の開口寸
法Ａ（Ａ＝1μｍ）の1/3以下（Ｄ＜Ａ／３）とし
たので、コンタクトホール２８内部に「す」が発
生する等の不都合は生じなかつた。
次に、スパツタ蒸着法を用い第３図ｄに示す如
く全面にアルミニウム膜（第２の導体膜）３０を
0.5〔μｍ〕の膜厚に被着した。その後、所望の配
線用レジストパターンを形成し、このパターンを
マスクとしてアルミニウム膜３０及びモリブデン
膜２９をエツチングし、第３図ｅに示す如く配線
層を形成した。このとき、アルミニウム膜３０の
エツチングに異方性ドライエツチング法を用いる
ことにより、配線層の寸法精度を高めることがで
き、モリブデン膜２９のエツチングに等方性プラ
ズマエツチング法を用いることにより、上記アル
ミニウム膜３０のエツチング時に生じた残渣を完
全に除去することができた。
く全面にアルミニウム膜（第２の導体膜）３０を
0.5〔μｍ〕の膜厚に被着した。その後、所望の配
線用レジストパターンを形成し、このパターンを
マスクとしてアルミニウム膜３０及びモリブデン
膜２９をエツチングし、第３図ｅに示す如く配線
層を形成した。このとき、アルミニウム膜３０の
エツチングに異方性ドライエツチング法を用いる
ことにより、配線層の寸法精度を高めることがで
き、モリブデン膜２９のエツチングに等方性プラ
ズマエツチング法を用いることにより、上記アル
ミニウム膜３０のエツチング時に生じた残渣を完
全に除去することができた。
かくして作成された半導体装置では、コンタク
トホール２８の開孔寸法が１〔μｍ〕と極めて小
さいにも拘わらず、コンタクトホール２８内での
配線層の膜厚が極端に薄くなることを防止でき、
配線の信頼性向上をはかり得る。しかも、コンタ
クトホール２８の開孔寸法をさらに小さくするこ
とも可能となり、集積度の向上をはかり得る等の
効果を奏する。また、第１の導体膜として他結晶
シリコンを用いた場合におけるAl−Siの反応や
工程の複雑化を招くこともなく、その実用性は極
めて大きい。
トホール２８の開孔寸法が１〔μｍ〕と極めて小
さいにも拘わらず、コンタクトホール２８内での
配線層の膜厚が極端に薄くなることを防止でき、
配線の信頼性向上をはかり得る。しかも、コンタ
クトホール２８の開孔寸法をさらに小さくするこ
とも可能となり、集積度の向上をはかり得る等の
効果を奏する。また、第１の導体膜として他結晶
シリコンを用いた場合におけるAl−Siの反応や
工程の複雑化を招くこともなく、その実用性は極
めて大きい。
なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記コンタクトホールの形
状は矩形に限るものではなく、第４図に示す如く
開口側に広がつたテーパを有するものであつても
よい。この場合、第４図からも明らかなように導
体膜のオーバハングが少なくなり、「す」の発生
をより確実に防止できることとなる。また、前記
第２の導体膜を被着する前工程として、前記第１
の導体膜のコンタクトホール以外の部分を除去す
ることにより、第５図に示す如く基板表面の凹凸
を緩和することが可能となる。さらに、同一導電
型の拡散層間と接続に限らず、第６図に示す如く
異なる導電型の拡散層間の接続に適用することも
可能である。そしてこの場合、第１の導体膜とし
て他結晶シリコンを用いる従来法のように２種の
拡散層にｐ型、ｎ型の不純物をドープする必要が
なく、工程の複雑化を招くこともない。なお、第
６図はＣ−MOSインバータの例を示し、図中３
１はｎウエル、３２はp+拡散層を示している。
のではない。例えば、前記コンタクトホールの形
状は矩形に限るものではなく、第４図に示す如く
開口側に広がつたテーパを有するものであつても
よい。この場合、第４図からも明らかなように導
体膜のオーバハングが少なくなり、「す」の発生
をより確実に防止できることとなる。また、前記
第２の導体膜を被着する前工程として、前記第１
の導体膜のコンタクトホール以外の部分を除去す
ることにより、第５図に示す如く基板表面の凹凸
を緩和することが可能となる。さらに、同一導電
型の拡散層間と接続に限らず、第６図に示す如く
異なる導電型の拡散層間の接続に適用することも
可能である。そしてこの場合、第１の導体膜とし
て他結晶シリコンを用いる従来法のように２種の
拡散層にｐ型、ｎ型の不純物をドープする必要が
なく、工程の複雑化を招くこともない。なお、第
６図はＣ−MOSインバータの例を示し、図中３
１はｎウエル、３２はp+拡散層を示している。
また、第１の導体膜はモリブデンに限るもので
はなく、タングステン、チタン及びタンタル等の
高融点金属であればよく、さらにはこれらのシリ
サイドであつてもよい。さらに、第２の導体膜は
アルミニウムに限るものではなく、アルミニウム
合金、その他低抵抗のものであればよい。また、
第１及び第２の導体膜の膜厚等は、コンタクトホ
ールの開孔寸法、その他の条件に応じて適宜変更
可能である。
はなく、タングステン、チタン及びタンタル等の
高融点金属であればよく、さらにはこれらのシリ
サイドであつてもよい。さらに、第２の導体膜は
アルミニウムに限るものではなく、アルミニウム
合金、その他低抵抗のものであればよい。また、
第１及び第２の導体膜の膜厚等は、コンタクトホ
ールの開孔寸法、その他の条件に応じて適宜変更
可能である。
また、第３図ｄの工程でアルミニウム膜３０を
リフトオフにより形成する事も可能である。すな
わち、第７図に示す如く、配線以外の領域にレジ
ストパターン３３を形成し、その後でアルミニウ
ム膜３０′を被着する。そして、レジストパター
ン３３と共にその上のアルミニウム膜３０′を除
去し、更にレジストパターン３３を除去して不要
なモリブデン膜２９をエツチングすれば第３図ｅ
に示す形状が得られる。また、モリブデン膜２９
等の高融点金属やそのシリサイドを用いており、
基板シリコンに対して選択性よくエツチング除去
できることにより、コンタクトホール部において
合せ余裕を考慮して配線パターンを太くしておく
必要がなくなる。すなわち、第８図に平面図を示
す如くコンタクトホールと同等の等しい幅を有す
る配線パターンを用いることが可能となり、高集
積化に有利である。要するに本発明は、その要旨
を逸脱しない範囲で、種々変形して実施すること
ができる。
リフトオフにより形成する事も可能である。すな
わち、第７図に示す如く、配線以外の領域にレジ
ストパターン３３を形成し、その後でアルミニウ
ム膜３０′を被着する。そして、レジストパター
ン３３と共にその上のアルミニウム膜３０′を除
去し、更にレジストパターン３３を除去して不要
なモリブデン膜２９をエツチングすれば第３図ｅ
に示す形状が得られる。また、モリブデン膜２９
等の高融点金属やそのシリサイドを用いており、
基板シリコンに対して選択性よくエツチング除去
できることにより、コンタクトホール部において
合せ余裕を考慮して配線パターンを太くしておく
必要がなくなる。すなわち、第８図に平面図を示
す如くコンタクトホールと同等の等しい幅を有す
る配線パターンを用いることが可能となり、高集
積化に有利である。要するに本発明は、その要旨
を逸脱しない範囲で、種々変形して実施すること
ができる。
第１図及び第２図はそれぞれ従来方法の問題点
を説明するための断面図、第３図ａ〜ｅは本発明
の一実施例に係わる半導体装置製造工程を示す断
面図、第４図乃至第７図はそれぞれ変形例を説明
するための断面図、第８図は変形例を説明するた
めの平面図である。 ２１……シリコン基板（半導体基板）、２２…
…フイールド酸化膜、２３……ゲート電極、２４
……ゲート酸化膜、２５，２６……n+拡散層、
２７……シリコン酸化膜（絶縁膜）、２８……コ
ンタクトホール、２９……モリブデン膜（第１の
導体膜）、３０……アルミニウム膜（第２の導体
膜）、３１……ｎウエル、３２……p+拡散層。
を説明するための断面図、第３図ａ〜ｅは本発明
の一実施例に係わる半導体装置製造工程を示す断
面図、第４図乃至第７図はそれぞれ変形例を説明
するための断面図、第８図は変形例を説明するた
めの平面図である。 ２１……シリコン基板（半導体基板）、２２…
…フイールド酸化膜、２３……ゲート電極、２４
……ゲート酸化膜、２５，２６……n+拡散層、
２７……シリコン酸化膜（絶縁膜）、２８……コ
ンタクトホール、２９……モリブデン膜（第１の
導体膜）、３０……アルミニウム膜（第２の導体
膜）、３１……ｎウエル、３２……p+拡散層。
Claims (1)
- 【特許請求の範囲】 １ 素子形成工程が施された半導体基板上に被着
された絶縁膜の所定部分にコンタクトホールを形
成する工程と、気相成長法を用い上記絶縁膜及び
基板上に高融点金属若しくは高融点金属シリサイ
ドからなる第１の導体膜を被着する工程と、上記
第１の導体膜上に第２の導体膜を被着する工程
と、上記第２の導体膜上にマスクパターンを形成
したのち、このパターンをマスクとして異方性エ
ツチングにより上記第２の導体膜を選択エツチン
グする工程と、次いで上記第２の導体膜をマスク
として等方性エツチングにより上記第１の導体膜
を選択エツチングする工程とを具備したことを特
徴とする半導体装置の製造方法。 ２ 前記第１の半導体の膜厚Ｄは、前記コンタク
トホールのうちの最小寸法をＡとするとき Ｄ＜Ａ／３ に設定されたことを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ３ 前記第２の導体膜は、アルミニウム或いはア
ルミニウム合金からなるものであることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17182482A JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17182482A JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961147A JPS5961147A (ja) | 1984-04-07 |
| JPH0578181B2 true JPH0578181B2 (ja) | 1993-10-28 |
Family
ID=15930417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17182482A Granted JPS5961147A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961147A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796081A (en) * | 1986-05-02 | 1989-01-03 | Advanced Micro Devices, Inc. | Low resistance metal contact for silicon devices |
| JP3413876B2 (ja) * | 1992-07-08 | 2003-06-09 | セイコーエプソン株式会社 | 半導体装置 |
| KR20070047624A (ko) * | 2005-11-02 | 2007-05-07 | 주성엔지니어링(주) | 박막 패턴 형성 방법 |
| JP2013075740A (ja) | 2011-09-30 | 2013-04-25 | Brother Industries Ltd | シート搬送装置及び画像形成装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380183A (en) * | 1976-12-25 | 1978-07-15 | Fujitsu Ltd | Semiconductor device |
| JPS58155741A (ja) * | 1982-03-12 | 1983-09-16 | Hitachi Ltd | 多層配線構造の製造方法 |
-
1982
- 1982-09-30 JP JP17182482A patent/JPS5961147A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961147A (ja) | 1984-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4551908A (en) | Process of forming electrodes and interconnections on silicon semiconductor devices | |
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| KR0126906B1 (ko) | 모스(mos) 집적 회로상에 자기 얼라인 코발트 규화물을 형성하는 방법 | |
| JP3249524B2 (ja) | 局部相互接続によるｃｍｏｓ技術の半導体装置製造方法 | |
| JP3704427B2 (ja) | 半導体装置の銅金属配線形成方法 | |
| US5491365A (en) | Self-aligned ion implanted transition metal contact diffusion barrier apparatus | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| US4801559A (en) | Process for forming planar wiring using polysilicon to fill gaps | |
| US5466638A (en) | Method of manufacturing a metal interconnect with high resistance to electromigration | |
| JPS584924A (ja) | 半導体装置の電極形成方法 | |
| JPS61142739A (ja) | 半導体装置の製造方法 | |
| JPS5863174A (ja) | 導電性構造体の形成方法 | |
| US6495408B1 (en) | Local interconnection process for preventing dopant cross diffusion in shared gate electrodes | |
| KR20080014070A (ko) | 니켈 실리사이드 접촉 영역을 포함한 집적 회로 및 그 제조방법 | |
| JPH0837164A (ja) | 半導体装置の製造方法 | |
| JPS5961146A (ja) | 半導体装置の製造方法 | |
| JPH0578181B2 (ja) | ||
| JPH0237093B2 (ja) | ||
| US5698468A (en) | Silicidation process with etch stop | |
| JPH0550129B2 (ja) | ||
| KR100369340B1 (ko) | 티타늄실리사이드의 형성 방법 | |
| JPH09162392A (ja) | 半導体装置 | |
| JP3017810B2 (ja) | 半導体装置の製造方法 | |
| JP3337758B2 (ja) | 半導体装置の製造方法 | |
| JPH0797584B2 (ja) | 半導体装置の製造方法 |