JPH057863B2 - - Google Patents
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- JPH057863B2 JPH057863B2 JP60212877A JP21287785A JPH057863B2 JP H057863 B2 JPH057863 B2 JP H057863B2 JP 60212877 A JP60212877 A JP 60212877A JP 21287785 A JP21287785 A JP 21287785A JP H057863 B2 JPH057863 B2 JP H057863B2
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- Japan
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- etching
- oxide film
- silicon oxide
- silicon
- silicon substrate
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素
子分離工程等で用いられる半導体基板のテーパエ
ツチング方法に係る。
子分離工程等で用いられる半導体基板のテーパエ
ツチング方法に係る。
IC等の半導体装置、特にシリコンを用いたシ
リコン半導体装置における素子分離技術として、
シリコン基板表面を選択的に酸化して素子分離酸
化膜を形成するLOCOS法が従来一般的に用いら
れている。しかし、LOCOS法による素子分離で
はバーズビークが形成される等の理由で寸法変換
差が大きく、微細加工には適さない問題がある。
このため、高度の微細加工性が要求される高密度
デバイスの製造には寸法変換差のより小さい素子
分離技術が必要とされる。その一つの方法とし
て、シリコン基板の素子分離領域を側壁が上方に
向かつて拡開したテーパ状にエツチングし、その
エツチング溝内にCVD−SiO2を充填して埋め込
み酸化膜を形成するBOX法が知られている。
リコン半導体装置における素子分離技術として、
シリコン基板表面を選択的に酸化して素子分離酸
化膜を形成するLOCOS法が従来一般的に用いら
れている。しかし、LOCOS法による素子分離で
はバーズビークが形成される等の理由で寸法変換
差が大きく、微細加工には適さない問題がある。
このため、高度の微細加工性が要求される高密度
デバイスの製造には寸法変換差のより小さい素子
分離技術が必要とされる。その一つの方法とし
て、シリコン基板の素子分離領域を側壁が上方に
向かつて拡開したテーパ状にエツチングし、その
エツチング溝内にCVD−SiO2を充填して埋め込
み酸化膜を形成するBOX法が知られている。
ところで、上記BOX法におけるシリコン基板
のテーパエツチングを行なう方法の一つとして、
シリコンとの反応で非揮発性生成物を形成するガ
ス種を反応ガス中に混合した異方性プラズマエツ
チング（RIE）が知られている。この従来の方法
では、プラズマによるシリコンのエツチングと前
記非揮発性生成物の堆積（主に溝底の隅部）が同
時に進行する結果、テーパした側壁が形成される
ことになる。
のテーパエツチングを行なう方法の一つとして、
シリコンとの反応で非揮発性生成物を形成するガ
ス種を反応ガス中に混合した異方性プラズマエツ
チング（RIE）が知られている。この従来の方法
では、プラズマによるシリコンのエツチングと前
記非揮発性生成物の堆積（主に溝底の隅部）が同
時に進行する結果、テーパした側壁が形成される
ことになる。
〔発明技術の問題点〕
上記のように、異方性プラズマエツチングを用
いて従来行なわれているシリコン基板のテーパエ
ツチングはエツチング面内への非揮発性生成物の
堆積を利用しているが、この非揮発性生成物は同
時にエツチング反応室の内壁へも堆積する。それ
に伴つてシリコンエツチング速度の低下、エツチ
ング速度の均等性劣化等、エツチング特性が経時
的に変化するためエツチングの再現性が悪く、ま
た連続してエツチングできるウエハー枚数が制限
される問題がある。
いて従来行なわれているシリコン基板のテーパエ
ツチングはエツチング面内への非揮発性生成物の
堆積を利用しているが、この非揮発性生成物は同
時にエツチング反応室の内壁へも堆積する。それ
に伴つてシリコンエツチング速度の低下、エツチ
ング速度の均等性劣化等、エツチング特性が経時
的に変化するためエツチングの再現性が悪く、ま
た連続してエツチングできるウエハー枚数が制限
される問題がある。
加えて、エツチング特性を回復させるためにエ
ツチング反応室を頻繁に洗浄し、堆積した付着物
を除去しなければならず、量産性に乏しいという
問題がある。
ツチング反応室を頻繁に洗浄し、堆積した付着物
を除去しなければならず、量産性に乏しいという
問題がある。
本発明は上記事情に鑑みてなされたもので、ド
ライエツチングのみを用いてシリコン基板にテー
パエツチングを行なう寸法制御の優れたエツチン
グ方法であつて、再現性が高く、量産性に優れた
半導体基板のエツチング方法を提供するものであ
る。
ライエツチングのみを用いてシリコン基板にテー
パエツチングを行なう寸法制御の優れたエツチン
グ方法であつて、再現性が高く、量産性に優れた
半導体基板のエツチング方法を提供するものであ
る。
本発明による半導体装置の製造方法は、シリコ
ン基板上をシリコン酸化膜で覆い、該シリコン酸
化膜上に多結晶シリコン層を堆積した後、該多結
晶シリコン層に不純物をイオン注入する工程と、
このイオン注入された多結晶シリコン層の上に所
定の開孔部を有するレジストパターンを形成する
工程と、該レジストパターンをマスクとして前記
多結晶シリコン層を等方性エツチング条件下でド
ライエツチングすることにより、端面が上方に向
かつて拡開テーパした開孔部を形成する工程と、
前記レジストパターンを除去した後、異方性プラ
ズマエツチングで前記多結晶シリコン層を除去す
ることにより、前記シリコン酸化膜にテーパ端面
をもつた開孔部を形成し、該開孔部で前記シリコ
ン基板表面を露出させる工程と、このシリコン酸
化膜をマスクとし、そのテーパした開孔端面が
徐々に後退するエツチング条件下の異方性プラズ
マエツチングで前記シリコン基板をエツチングす
ることにより、シリコン基板に側壁が上方に向か
つて拡開テーパした凹溝を形成する工程とを具備
したことを特徴とするものである。
ン基板上をシリコン酸化膜で覆い、該シリコン酸
化膜上に多結晶シリコン層を堆積した後、該多結
晶シリコン層に不純物をイオン注入する工程と、
このイオン注入された多結晶シリコン層の上に所
定の開孔部を有するレジストパターンを形成する
工程と、該レジストパターンをマスクとして前記
多結晶シリコン層を等方性エツチング条件下でド
ライエツチングすることにより、端面が上方に向
かつて拡開テーパした開孔部を形成する工程と、
前記レジストパターンを除去した後、異方性プラ
ズマエツチングで前記多結晶シリコン層を除去す
ることにより、前記シリコン酸化膜にテーパ端面
をもつた開孔部を形成し、該開孔部で前記シリコ
ン基板表面を露出させる工程と、このシリコン酸
化膜をマスクとし、そのテーパした開孔端面が
徐々に後退するエツチング条件下の異方性プラズ
マエツチングで前記シリコン基板をエツチングす
ることにより、シリコン基板に側壁が上方に向か
つて拡開テーパした凹溝を形成する工程とを具備
したことを特徴とするものである。
上記本発明の構成要件は二つの成分に分けられ
る。即ち、一つはシリコン酸化膜に端面がテーパ
した開孔部を形成するまでの工程であり、他の一
つはこの開孔部を形成したシリコン酸化膜をマス
クにしてシリコン基板に異方性プラズマエツチン
グを施す工程である。前者の工程では、イオン注
入を施された多結晶シリコン層がダメージ層の影
響でエツチングのされ方に変化を生じることを利
用している。即ち、多結晶シリコン層はイオン注
入によるダメージ層の影響で横方向にエツチング
され易くなつているため、等方性エツチング条件
のドライエツチングで選択エツチングを行なう
と、エツチング端面は上方に拡開したテーパ面と
なる。従つて多結晶シリコン層を消耗性マスクと
したエツチングで下層のシリコン酸化膜をパター
ンニングすることにより、多結晶シリコン層に形
成された前記テーパ面をシリコン酸化膜パターン
の端面に転写するものである。
る。即ち、一つはシリコン酸化膜に端面がテーパ
した開孔部を形成するまでの工程であり、他の一
つはこの開孔部を形成したシリコン酸化膜をマス
クにしてシリコン基板に異方性プラズマエツチン
グを施す工程である。前者の工程では、イオン注
入を施された多結晶シリコン層がダメージ層の影
響でエツチングのされ方に変化を生じることを利
用している。即ち、多結晶シリコン層はイオン注
入によるダメージ層の影響で横方向にエツチング
され易くなつているため、等方性エツチング条件
のドライエツチングで選択エツチングを行なう
と、エツチング端面は上方に拡開したテーパ面と
なる。従つて多結晶シリコン層を消耗性マスクと
したエツチングで下層のシリコン酸化膜をパター
ンニングすることにより、多結晶シリコン層に形
成された前記テーパ面をシリコン酸化膜パターン
の端面に転写するものである。
これに対して後者の工程は、上記テーパ端面を
もつたシリコン酸化膜パターンを消耗性マスクと
し、該マスク端面を後退させつつRIEにより下層
のシリコン基板を異方性エツチングすることによ
り、シリコン基板に側壁がテーパしたエツチング
溝を形成するものである。その際、シリコン酸化
膜をマスクすることで選択比をとつているから、
マスク膜厚よりも深い溝を形成できる。また、エ
ツチング溝側壁のテーパ角度はエツチングの選択
比によつて変るから、選択比を変化させることで
任意のテーパ角度を得ることができる。
もつたシリコン酸化膜パターンを消耗性マスクと
し、該マスク端面を後退させつつRIEにより下層
のシリコン基板を異方性エツチングすることによ
り、シリコン基板に側壁がテーパしたエツチング
溝を形成するものである。その際、シリコン酸化
膜をマスクすることで選択比をとつているから、
マスク膜厚よりも深い溝を形成できる。また、エ
ツチング溝側壁のテーパ角度はエツチングの選択
比によつて変るから、選択比を変化させることで
任意のテーパ角度を得ることができる。
上記のように、本発明の方法では従来のように
非揮発性の反応生成物を伴うことなくシリコン基
板のテーパエツチングを行なうことができるか
ら、従来生じていた問題を回避することができ
る。
非揮発性の反応生成物を伴うことなくシリコン基
板のテーパエツチングを行なうことができるか
ら、従来生じていた問題を回避することができ
る。
以下に本発明の一実施例を説明する。
(1) まず、比抵抗６〜8Ω・cm、直径５インチ、
面方位（100）のＰ型シリコン基板１上に、気
相成長法（CVD）により膜厚4500ÅのSiO2膜
２を堆積した後、850℃に加熱した拡散炉中で
酸素ガス雰囲気下に約40分間熱処理を行なつ
た。続いて、減圧気相成長法（LPCVD）によ
り膜厚4000Åの多結晶シリコン層３を堆積した
後、該多結晶シリコン層に加速電圧40keV、ド
ーズ量３×10-5atoms／cm2の条件で燐をイオン
注入した（第１図Ａ図示）。
面方位（100）のＰ型シリコン基板１上に、気
相成長法（CVD）により膜厚4500ÅのSiO2膜
２を堆積した後、850℃に加熱した拡散炉中で
酸素ガス雰囲気下に約40分間熱処理を行なつ
た。続いて、減圧気相成長法（LPCVD）によ
り膜厚4000Åの多結晶シリコン層３を堆積した
後、該多結晶シリコン層に加速電圧40keV、ド
ーズ量３×10-5atoms／cm2の条件で燐をイオン
注入した（第１図Ａ図示）。
(2) 次に、ポジ型フオトレジストを塗布し、露光
現像することによりエツチング加工予定部上に
開孔部５を有するレジストパターン４を形成し
た（第１図Ｂ図示）。続いて該レジストパター
ン４をマスクとし、フレオン系ガスを用いたマ
イクロ波放電によるドライエツチングを行な
い、20％のオーバーエツチングになる等方性エ
ツチング条件で多結晶シリコン層３をエツチン
グした。これにより、レジストパターン４の開
孔部５に対応した位置に開孔部を有する多結晶
シリコンパターン３′を形成した（第１図Ｃ図
示）。
現像することによりエツチング加工予定部上に
開孔部５を有するレジストパターン４を形成し
た（第１図Ｂ図示）。続いて該レジストパター
ン４をマスクとし、フレオン系ガスを用いたマ
イクロ波放電によるドライエツチングを行な
い、20％のオーバーエツチングになる等方性エ
ツチング条件で多結晶シリコン層３をエツチン
グした。これにより、レジストパターン４の開
孔部５に対応した位置に開孔部を有する多結晶
シリコンパターン３′を形成した（第１図Ｃ図
示）。
なお、多結晶シリコン層３には先のイオン注
入でダメージ層が形成され、該ダメージ層の影
響で横方向のエツチング速度が大きくなつてい
る。このため、上記のエツチングでは等方的に
エツチングされず、図示のように30°±5°の傾
斜をもつたエツチング端面が形成された。
入でダメージ層が形成され、該ダメージ層の影
響で横方向のエツチング速度が大きくなつてい
る。このため、上記のエツチングでは等方的に
エツチングされず、図示のように30°±5°の傾
斜をもつたエツチング端面が形成された。
また、多結晶シリコン層３とシリコン酸化膜
２とのエツチング選択比は20：１で、20％のオ
ーバーエツチング中にシリコン酸化膜がエツチ
ングされる厚さは50Å以下である。
２とのエツチング選択比は20：１で、20％のオ
ーバーエツチング中にシリコン酸化膜がエツチ
ングされる厚さは50Å以下である。
更に、SEM（走査電子顕微鏡）により寸法変
換差を調べたところ、レジストパターン４の寸
法と多結晶シリコンパターン３′の寸法との差
は0.10μｍ以内に制御されていた。
換差を調べたところ、レジストパターン４の寸
法と多結晶シリコンパターン３′の寸法との差
は0.10μｍ以内に制御されていた。
(3) 次に、酸素ガスを用いたバレル型アツシング
装置によりレジストパターン４を除去した（第
１図Ｄ図示）。
装置によりレジストパターン４を除去した（第
１図Ｄ図示）。
続いて、13.56MHの高周波電源を有する反
応性イオンエツチング装置（RIE装置）を用
い、フレオン系ガスを反応ガスとした異方性エ
ツチングを行なつた。その際、多結晶シリコン
パターン３′とシリコン酸化膜２とのエツチン
グ選択比が１：１で、且つ多結晶シリコンパタ
ーン３′が完全に除去された後、更に10％のオ
ーバーエツチングになる条件に設定した。エツ
チング選択比が１：１であるため、このRIEに
よるエツチングが進行すると、それに共なつて
多結晶シリコンパターン３′の形状がシリコン
酸化膜２に転写され、端面のテーパ角度が30°
±5°のシリコン酸化膜パターン２′が形成され
た（第１図Ｅ，Ｆ図示）。
応性イオンエツチング装置（RIE装置）を用
い、フレオン系ガスを反応ガスとした異方性エ
ツチングを行なつた。その際、多結晶シリコン
パターン３′とシリコン酸化膜２とのエツチン
グ選択比が１：１で、且つ多結晶シリコンパタ
ーン３′が完全に除去された後、更に10％のオ
ーバーエツチングになる条件に設定した。エツ
チング選択比が１：１であるため、このRIEに
よるエツチングが進行すると、それに共なつて
多結晶シリコンパターン３′の形状がシリコン
酸化膜２に転写され、端面のテーパ角度が30°
±5°のシリコン酸化膜パターン２′が形成され
た（第１図Ｅ，Ｆ図示）。
なお、10％のオーバーエツチングによりシリ
コン酸化膜パターン２′の膜厚は約4000Åにな
り、またシリコン単結晶基板１も約500Åエツ
チングされた。また、多結晶シリコンパターン
３′からシリコン酸化膜パターン２′への寸法変
化差は±0.05μｍに制御することができた。
コン酸化膜パターン２′の膜厚は約4000Åにな
り、またシリコン単結晶基板１も約500Åエツ
チングされた。また、多結晶シリコンパターン
３′からシリコン酸化膜パターン２′への寸法変
化差は±0.05μｍに制御することができた。
(4) 次に、シリコン酸化膜パターン２′を消耗性
マスクとし、フレオンガスを反応ガスとした
13.56MHの高周波電源を有するRIE装置でシリ
コン基板１に約1μｍの異方性エツチングを行
なつた。エツチング選択比にもよるが、シリコ
ン酸化膜パターン２′が消耗性マスクとなる条
件でRIEを行なつているため、シリコン基板の
異方性エツチングに伴つてシリコン酸化膜パタ
ーン２′もエツチバツクされる。その結果、マ
スク２′のテーパ端面が徐々に後退しながらシ
リコン基板の異方性エツチングが進行し、従つ
てシリコン基板に形成されるエツチング溝の側
面は上方に向かつて拡開したテーパ面となる
（第１図Ｇ，Ｈ図示）。
マスクとし、フレオンガスを反応ガスとした
13.56MHの高周波電源を有するRIE装置でシリ
コン基板１に約1μｍの異方性エツチングを行
なつた。エツチング選択比にもよるが、シリコ
ン酸化膜パターン２′が消耗性マスクとなる条
件でRIEを行なつているため、シリコン基板の
異方性エツチングに伴つてシリコン酸化膜パタ
ーン２′もエツチバツクされる。その結果、マ
スク２′のテーパ端面が徐々に後退しながらシ
リコン基板の異方性エツチングが進行し、従つ
てシリコン基板に形成されるエツチング溝の側
面は上方に向かつて拡開したテーパ面となる
（第１図Ｇ，Ｈ図示）。
ところで、シリコン基板１に形成されるエツ
チング溝側面のテーパ角度は、RIEのエツチ
ング選択比によつて変る。そこで、エツチング
選択比に係る条件を種々変化させて上記と同じ
RIEを行ない、そのときのテーパ角度および
シリコン基板を1μｍエツチングするまでにシ
リコン酸化膜２′がエツチングされる膜厚を調
べたところ、第２図に示す結果が得られた。同
図において、実線で示す曲線はテーパ角度／選
択比の関係を表し、破線で示す曲線はSiO2エ
ツチング量／選択比の関係を表している。この
結果に示されるように、選択比が3.0±0.5であ
ればテーパ角度を60°±5°とすることができ、
また選択比を種々変化させることで任意のテー
パ角度を得ることができた。但し、選択比を
変化させればシリコン酸化膜パターン２′がエ
ツチングされる量も変化するから、それに応じ
てシリコン酸化膜パターン２′を適当な膜厚に
設定する必要がある。
チング溝側面のテーパ角度は、RIEのエツチ
ング選択比によつて変る。そこで、エツチング
選択比に係る条件を種々変化させて上記と同じ
RIEを行ない、そのときのテーパ角度および
シリコン基板を1μｍエツチングするまでにシ
リコン酸化膜２′がエツチングされる膜厚を調
べたところ、第２図に示す結果が得られた。同
図において、実線で示す曲線はテーパ角度／選
択比の関係を表し、破線で示す曲線はSiO2エ
ツチング量／選択比の関係を表している。この
結果に示されるように、選択比が3.0±0.5であ
ればテーパ角度を60°±5°とすることができ、
また選択比を種々変化させることで任意のテー
パ角度を得ることができた。但し、選択比を
変化させればシリコン酸化膜パターン２′がエ
ツチングされる量も変化するから、それに応じ
てシリコン酸化膜パターン２′を適当な膜厚に
設定する必要がある。
(5) 最後に、HF系のエツチング液を用いて残存
したシリコン酸化膜パターン２′を除去し、側
壁がテーパしたエツチング溝を有するシリコン
基板を得た（第１図Ｉ図示）。その後は従来の
BOX法と同様に行なうことにより、エツチン
グ溝６にCVD−SiO2を埋め込み、素子分離構
造を得ることができる。
したシリコン酸化膜パターン２′を除去し、側
壁がテーパしたエツチング溝を有するシリコン
基板を得た（第１図Ｉ図示）。その後は従来の
BOX法と同様に行なうことにより、エツチン
グ溝６にCVD−SiO2を埋め込み、素子分離構
造を得ることができる。
なお、HF液によるエツチングに先立つて、
エツチング溝６の表面を数百Å程度熱酸化した
後、HFで全ての酸化膜を除去するようにすれ
ば、RIEによりシリコン基板のエツチング溝表
面に形成されたダメージ層を除去することがで
きる。
エツチング溝６の表面を数百Å程度熱酸化した
後、HFで全ての酸化膜を除去するようにすれ
ば、RIEによりシリコン基板のエツチング溝表
面に形成されたダメージ層を除去することがで
きる。
上記実施例によれば、シリコン基板に側壁１に
側壁がテーパしたエツチング溝６を形成する際に
優れた寸法制御性が得られると共に、従来の方法
における問題を解決することができる。
側壁がテーパしたエツチング溝６を形成する際に
優れた寸法制御性が得られると共に、従来の方法
における問題を解決することができる。
即ち、RIEの際に非揮発性生成物の発生を伴わ
ないから、該反応生成物がエツチング反応室内に
堆積してエツチング速度が低下することもなく、
加工の均一性および量産性を向上することができ
る。また、エツチング反応質内の洗浄回数も減少
するから、装置の稼働効率を向上して生産性を大
幅に向上することができる。
ないから、該反応生成物がエツチング反応室内に
堆積してエツチング速度が低下することもなく、
加工の均一性および量産性を向上することができ
る。また、エツチング反応質内の洗浄回数も減少
するから、装置の稼働効率を向上して生産性を大
幅に向上することができる。
〔発明の効果〕
以上詳述したように、本発明によれば、半導体
装置を製造する際の素子分離工程等においてシリ
コン基板に側壁がテーパしたエツチングを行なう
に当り、ドライエツチングのみを用いて寸法制御
の優れたエツチング加工ができ、且つ再現性およ
び量産性を大幅に向上できる等、顕著な効果が得
られるものである。
装置を製造する際の素子分離工程等においてシリ
コン基板に側壁がテーパしたエツチングを行なう
に当り、ドライエツチングのみを用いて寸法制御
の優れたエツチング加工ができ、且つ再現性およ
び量産性を大幅に向上できる等、顕著な効果が得
られるものである。
第１図Ａ〜Ｉは本発明の一実施例になる製造工
程を順を追つて示す断面図、第２図は第１図Ｆの
状態からシリコン酸化膜パターンをマスクとして
シリコン基板にテーパエツチングを行なう際のエ
ツチング選択比と、エツチング端面のテーパ角度
およびシリコン酸化膜パターンエツチング量との
関係を示す線図である。 １……シリコン基板、２……シリコン酸化膜、
２′……シリコン酸化膜パターン、３……多結晶
シリコン層、３′……多結晶シリコンパターン、
４……レジストパターン。
程を順を追つて示す断面図、第２図は第１図Ｆの
状態からシリコン酸化膜パターンをマスクとして
シリコン基板にテーパエツチングを行なう際のエ
ツチング選択比と、エツチング端面のテーパ角度
およびシリコン酸化膜パターンエツチング量との
関係を示す線図である。 １……シリコン基板、２……シリコン酸化膜、
２′……シリコン酸化膜パターン、３……多結晶
シリコン層、３′……多結晶シリコンパターン、
４……レジストパターン。
Claims (1)
- １ シリコン基板上をシリコン酸化膜で覆い、該
シリコン酸化膜上に多結晶シリコン層を堆積した
後、該多結晶シリコン層に不純物をイオン注入す
る工程と、このイオン注入された多結晶シリコン
層の上に所定の開孔部を有するレジストパターン
を形成する工程と、該レジストパターンをマスク
として前記多結晶シリコン層を等方性エツチング
条件下でドライエツチングすることにより、端面
が上方に向かつて拡開テーパした開孔部を形成す
る工程と、前記レジストパターンを除去した後、
異方性プラズマエツチングで前記多結晶シリコン
層を除去することにより、前記シリコン酸化膜に
テーパ端面をもつた開孔部を形成し、該開孔部で
前記シリコン基板表面を露出させる工程と、この
シリコン酸化膜をマスクとし、そのテーパした開
孔端面が徐々に後退するエツチング条件下の異方
性プラズマエツチングで前記シリコン基板をエツ
チングすることにより、シリコン基板に側壁が上
方に向かつて拡開テーパした凹溝を形成する工程
とを具備したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21287785A JPS6272129A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21287785A JPS6272129A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272129A JPS6272129A (ja) | 1987-04-02 |
| JPH057863B2 true JPH057863B2 (ja) | 1993-01-29 |
Family
ID=16629740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21287785A Granted JPS6272129A (ja) | 1985-09-26 | 1985-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6272129A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215432A (ja) * | 1990-12-14 | 1992-08-06 | Mitsubishi Electric Corp | 微細加工方法 |
| JP4665455B2 (ja) * | 2004-08-09 | 2011-04-06 | 富士ゼロックス株式会社 | シリコン構造体製造方法、モールド金型製造方法、成形部材製造方法、シリコン構造体、インクジェット記録ヘッド、及び、画像形成装置 |
| JP5573306B2 (ja) * | 2010-03-31 | 2014-08-20 | 凸版印刷株式会社 | フォトマスクブランクの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558590B2 (ja) * | 1972-02-02 | 1980-03-05 | ||
| JPS6025249A (ja) * | 1983-07-22 | 1985-02-08 | Pioneer Electronic Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-26 JP JP21287785A patent/JPS6272129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272129A (ja) | 1987-04-02 |
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