JPH025525A - 半導体基板のエッチング方法 - Google Patents
半導体基板のエッチング方法Info
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- JPH025525A JPH025525A JP15731988A JP15731988A JPH025525A JP H025525 A JPH025525 A JP H025525A JP 15731988 A JP15731988 A JP 15731988A JP 15731988 A JP15731988 A JP 15731988A JP H025525 A JPH025525 A JP H025525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板のエツチング方法に関し、微細化
に伴う素子量分部やトレンチキャパシタンス用の溝形成
に関する。
に伴う素子量分部やトレンチキャパシタンス用の溝形成
に関する。
従来、この種の半導体基板のニー／チング方法としては
、プラズマを用いたドライエツチング、特にアスペクト
比のよい反応性イオンエツチング（ＲＩ Ｅ）が主流で
ある。
、プラズマを用いたドライエツチング、特にアスペクト
比のよい反応性イオンエツチング（ＲＩ Ｅ）が主流で
ある。
〔発明が解法しようとする課題−１
上述した従来の半導体基板のエツチング方法は、反応ガ
スをグロー放電によりプラズマ状態とし、プラズマ中の
イオンが基板にイオン衝撃を与え、励起したＦやＣρイ
オンと化学反応を起りやすくして除去しているため、被
エツチング部のマスクとしてレジストなどを使用した場
合、これがイオン衝撃により分解１−１側壁に書付着す
る。この付着物により溝形状が悪くなったり、その除去
の難しさのため、残しておくとゲート材料では電気的不
安定性の原因となる。加えて、装置内壁材料のスパッタ
により汚染もある。
スをグロー放電によりプラズマ状態とし、プラズマ中の
イオンが基板にイオン衝撃を与え、励起したＦやＣρイ
オンと化学反応を起りやすくして除去しているため、被
エツチング部のマスクとしてレジストなどを使用した場
合、これがイオン衝撃により分解１−１側壁に書付着す
る。この付着物により溝形状が悪くなったり、その除去
の難しさのため、残しておくとゲート材料では電気的不
安定性の原因となる。加えて、装置内壁材料のスパッタ
により汚染もある。
また、ウェハーの大口径化に伴い、プラズマ密度やガス
流の影響のため、ウェハー面内、バッチ内の均一のエツ
チングはより難しくなる。均一性確保のため枚葉処理に
移行するとスループットが悪くなる。
流の影響のため、ウェハー面内、バッチ内の均一のエツ
チングはより難しくなる。均一性確保のため枚葉処理に
移行するとスループットが悪くなる。
また、基板結晶面によりエツチング速度に差が生じ、（
１００）、（１１０）、（１１１）面の順に溝形状は精
度が悪くなる。加えて、不純物含有量が１０２０個／ｄ
からエツチング速度が増加し、反応性イオンエツチング
においても、マスク下のアンダーカットが生じやすく、
形状精度が悪くなる。
１００）、（１１０）、（１１１）面の順に溝形状は精
度が悪くなる。加えて、不純物含有量が１０２０個／ｄ
からエツチング速度が増加し、反応性イオンエツチング
においても、マスク下のアンダーカットが生じやすく、
形状精度が悪くなる。
以上のような欠点がある。
上述した従来の半導体基板のエツチング方法に対し、本
発明は、可変加速電圧イオン注入装置を用い、深さ方向
に均一な量の酸素をドープし、アニールにより５ｉＯｚ
化しその５ｉ（ｈを除去することにより溝を形成しよう
とするもので本質的に形成方法に相違点がある。
発明は、可変加速電圧イオン注入装置を用い、深さ方向
に均一な量の酸素をドープし、アニールにより５ｉＯｚ
化しその５ｉ（ｈを除去することにより溝を形成しよう
とするもので本質的に形成方法に相違点がある。
本発明の半導体基板のエツチング方法は、フォトリング
ラフィ技術により溝掘りパターン部を開口する工程と、
加速電圧を可変しながら、酸素をイオン注入する工程と
、高温でアニールすることによりイオン注入領域内の酸
素によりＳｉｇｈに変換する工程と、弗酸によるウェッ
トエツチング及びＳｉｇｈとＳｉの選択比を利用したド
ライエツチング技術により溝を形成する工程を有してい
る。
ラフィ技術により溝掘りパターン部を開口する工程と、
加速電圧を可変しながら、酸素をイオン注入する工程と
、高温でアニールすることによりイオン注入領域内の酸
素によりＳｉｇｈに変換する工程と、弗酸によるウェッ
トエツチング及びＳｉｇｈとＳｉの選択比を利用したド
ライエツチング技術により溝を形成する工程を有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。半導体基
板上あるいは薄い絶縁膜上感光性有機膜を塗布する〔第
１図（ａ）〕。ついでフォトリソグフィ技術によって上
記有機膜をパターシニングする〔第１図（ｂ）〕。次い
で、加速電圧が可変なイオン注入装置を用い、ＩＫｅＶ
から１０ＭｅＶまで可変しながら酸素をイオン注入する
〔第１図（ｃ））、次いで上記有機膜を除去した後、１
０００℃以上の高温で７ニールすることにより上記酸素
注入領域をＳｉｎ、に変質させる〔第１図（ｄ）〕。最
後に、ＨＦによるウェットエツチングにより注入領域の
Ｓｔｏｗを除去することにより溝を形成させる〔第１図
（ｅ）〕。
板上あるいは薄い絶縁膜上感光性有機膜を塗布する〔第
１図（ａ）〕。ついでフォトリソグフィ技術によって上
記有機膜をパターシニングする〔第１図（ｂ）〕。次い
で、加速電圧が可変なイオン注入装置を用い、ＩＫｅＶ
から１０ＭｅＶまで可変しながら酸素をイオン注入する
〔第１図（ｃ））、次いで上記有機膜を除去した後、１
０００℃以上の高温で７ニールすることにより上記酸素
注入領域をＳｉｎ、に変質させる〔第１図（ｄ）〕。最
後に、ＨＦによるウェットエツチングにより注入領域の
Ｓｔｏｗを除去することにより溝を形成させる〔第１図
（ｅ）〕。
第２図に本発明の実施例２の縦断面図を示す。
第１図の実施例１と同様の工程であるが、酸素イオン注
入のマスクとして酸化膜を用い、この酸化膜のテーパー
形状により、溝形状をコントロールすることができる利
点がある。
入のマスクとして酸化膜を用い、この酸化膜のテーパー
形状により、溝形状をコントロールすることができる利
点がある。
以上説明したように本発明は、酸素の選択イオン注入に
よりトレンチを形成するため、反応性イオンエツチング
のような溝側壁への有機物の再付着がないため、電気的
不安定性の恐れのない、ＶＬＳＩ対応の微細な高７スベ
クト比の形状の良い溝を形成することができる。
よりトレンチを形成するため、反応性イオンエツチング
のような溝側壁への有機物の再付着がないため、電気的
不安定性の恐れのない、ＶＬＳＩ対応の微細な高７スベ
クト比の形状の良い溝を形成することができる。
加えて溝形成しイオン注入を用いているため、ウェハー
面内及び゛バッチ内の溝形状の均一性にすぐれている。
面内及び゛バッチ内の溝形状の均一性にすぐれている。
また、半導体基板の面方位及び不純物ドープ量に無関係
に形状精度のよい溝を形成することができる効果がある
。
に形状精度のよい溝を形成することができる効果がある
。
第１図は本発明の実施例１、第２図は実施例２である。
１・・・・・・感光性有機膜、２・・・・・・Ｓ ｉ
Ｏｘ、 Ｓ ｉ ｓＮｔ或いはＳｉＮ薄膜、３・・・・
・・酸素イオン注入、４・・・・・・酸素イオン注入領
域 代理人 弁理士 内 原 晋 １゜ ↓ ↓ ↓ 差 図 一〇ｅゴ十ｅ、）猷綽 茅 図
Ｏｘ、 Ｓ ｉ ｓＮｔ或いはＳｉＮ薄膜、３・・・・
・・酸素イオン注入、４・・・・・・酸素イオン注入領
域 代理人 弁理士 内 原 晋 １゜ ↓ ↓ ↓ 差 図 一〇ｅゴ十ｅ、）猷綽 茅 図
Claims (2)
- （１）フォトリソグラフィ技術により溝掘りパターン部
を開口し、加速電圧を可変しながら酸素（Ｏ）をイオン
注入した後、高温でアニールすることによりイオン注入
領域内の酸素によりＳｉＯ＿２を形成し、弗酸によるウ
ェットエッチング及びＳｉＯ＿２とＳｉの高選択比を利
用したドライエッチ技術により高アスペクト比と形状精
度のより微細な溝を形成する半導体基板のエッチング方
法。 - （２）イオン注入時のマスタとしてＳｉＯ＿２、Ｓｉ＿
３Ｎ＿４、ＳｉＮ膜あるいは感光性有機膜を用い、特に
ＳｉＯ＿２の場合任意のテーパーを形成することにより
溝掘りの形状を任意に制御できることを特徴とする特許
請求の範囲第（１）項記載の半導体基板のエッチング方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15731988A JPH025525A (ja) | 1988-06-24 | 1988-06-24 | 半導体基板のエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15731988A JPH025525A (ja) | 1988-06-24 | 1988-06-24 | 半導体基板のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025525A true JPH025525A (ja) | 1990-01-10 |
Family
ID=15647094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15731988A Pending JPH025525A (ja) | 1988-06-24 | 1988-06-24 | 半導体基板のエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183781A (en) * | 1990-01-12 | 1993-02-02 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| KR101067885B1 (ko) * | 2009-09-04 | 2011-09-27 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
-
1988
- 1988-06-24 JP JP15731988A patent/JPH025525A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183781A (en) * | 1990-01-12 | 1993-02-02 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| US8354326B2 (en) | 2007-06-05 | 2013-01-15 | Spansion Llc | Precision trench formation through oxide region formation for a semiconductor device |
| KR101067885B1 (ko) * | 2009-09-04 | 2011-09-27 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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