JPH0580084A - Peak hold circuit - Google Patents
Peak hold circuitInfo
- Publication number
- JPH0580084A JPH0580084A JP26684791A JP26684791A JPH0580084A JP H0580084 A JPH0580084 A JP H0580084A JP 26684791 A JP26684791 A JP 26684791A JP 26684791 A JP26684791 A JP 26684791A JP H0580084 A JPH0580084 A JP H0580084A
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- input
- diode
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ピークホールド回路
に関し、特に入力電圧範囲が広く追従特性の優れたピー
クホールド回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a peak hold circuit, and more particularly to a peak hold circuit having a wide input voltage range and excellent tracking characteristics.
【０００２】[0002]
【従来の技術】従来、ピークホールド回路は、例えば変
化の速い現象のピーク値をＡ／Ｄ変換器で変換する場合
など、種々の機能回路に用いられているが、その構成例
を図２に基づいて説明する。図２において、１は一方の
入力端を信号入力端子10とする第１のオペアンプであ
り、２は第２のオペアンプで、一方の入力端にホールド
用コンデンサ７を接続し、他方の入力端と出力端とを短
絡接続し且つ出力端を信号出力端子11としている。３は
第１のオペアンプ１の他方の入力端と出力端に接続され
た帰還ダイオードで、４は第１のオペアンプ１の出力端
と第２のオペアンプ２の一方の入力端間に接続された直
列ダイオードであり、５は第１のオペアンプ１と第２の
オペアンプ２の他方の入力端間に接続した抵抗である。2. Description of the Related Art Conventionally, a peak hold circuit has been used in various functional circuits, for example, when converting a peak value of a phenomenon that changes rapidly with an A / D converter. It will be explained based on. In FIG. 2, reference numeral 1 is a first operational amplifier having one input terminal as a signal input terminal 10, and 2 is a second operational amplifier, in which a holding capacitor 7 is connected to one input terminal and the other input terminal is connected. The output terminal is short-circuited and the output terminal is the signal output terminal 11. Reference numeral 3 is a feedback diode connected to the other input terminal and output terminal of the first operational amplifier 1, and 4 is a series connected between the output terminal of the first operational amplifier 1 and one input terminal of the second operational amplifier 2. A diode, 5 is a resistor connected between the other input terminals of the first operational amplifier 1 and the second operational amplifier 2.
【０００３】次にこのように構成されているピークホー
ルド回路の動作について説明する。信号入力端子10に入
力される入力信号ＶINが信号出力端子11に出力される出
力信号ＶO より高い場合、直列ダイオード４がオンし、
入力信号ＶINのピークと出力信号ＶO が等しくなるま
で、ホールド用コンデンサ７を充電する。ホールド用コ
ンデンサ７に充電された電圧より入力信号ＶINが低下し
た時、直列ダイオード４がオフし、図３に示すように、
出力信号ＶO はホールドされる。またホールド用コンデ
ンサ７に充電された電圧より入力信号ＶINが低下した
時、ピーク検出の回復時間を改善するため、帰還ダイオ
ード３及び抵抗５を付加されている。これによりホール
ド時オペアンプ１の出力は、帰還ダイオード３がオンす
ることで、入力信号ＶINに対して帰還ダイオード３の順
方向ドロップ分に相当するレベルにレベルシフトされ
る。したがって第１のオペアンプ１の出力は飽和しない
ため、入力に対して追従特性が改善されている。Next, the operation of the peak hold circuit thus configured will be described. When the input signal V IN input to the signal input terminal 10 is higher than the output signal V O output to the signal output terminal 11, the series diode 4 is turned on,
The holding capacitor 7 is charged until the peak of the input signal V IN and the output signal V O become equal. When the input signal V IN drops below the voltage charged in the hold capacitor 7, the series diode 4 turns off, and as shown in FIG.
The output signal V O is held. Further, a feedback diode 3 and a resistor 5 are added in order to improve the recovery time of peak detection when the input signal V IN is lower than the voltage charged in the hold capacitor 7. As a result, the output of the operational amplifier 1 during hold is level-shifted with respect to the input signal V IN to a level corresponding to the amount of forward drop of the feedback diode 3 when the feedback diode 3 is turned on. Therefore, since the output of the first operational amplifier 1 is not saturated, the tracking characteristic with respect to the input is improved.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の構成のピークホールド回路においては、直列ダイオ
ード４の逆バイアス時の耐圧が低い場合、ブレークダウ
ンを起こしリーク電流が流れて誤差を生じる。次に、こ
の点について詳細に説明する。一般に、かかるピークホ
ールド回路を集積回路で構成する場合、集積回路におけ
るダイオードは、通常、図４に示すように、トランジス
タのベース・エミッタ間の接合が用いられている。近
年、集積回路の微細化が進み、トランジスタのベース幅
は狭くなっている。このためベース・エミッタ間が逆バ
イアス時の耐圧は２〜３Ｖと低くなっている。図２に示
した従来のピークホールド回路では、前述のように入力
に対する追従特性を良くするため、帰還ダイオード１及
び抵抗５を付加しており、これによりホールド時の第１
のオペアンプ１の出力は入力信号ＶINに対し約0.７Ｖレ
ベルシフトした値で追従している。However, in the above-described conventional peak hold circuit, when the series diode 4 has a low withstand voltage when reverse biased, a breakdown occurs, a leak current flows, and an error occurs. Next, this point will be described in detail. In general, when the peak hold circuit is formed by an integrated circuit, a diode in the integrated circuit usually has a junction between a base and an emitter of a transistor as shown in FIG. In recent years, miniaturization of integrated circuits has advanced, and the base width of transistors has become narrower. Therefore, the breakdown voltage between the base and the emitter when reverse biased is as low as 2 to 3V. In the conventional peak hold circuit shown in FIG. 2, the feedback diode 1 and the resistor 5 are added in order to improve the tracking characteristic with respect to the input as described above.
The output of the operational amplifier 1 follows the input signal V IN with a value level-shifted by about 0.7V.
【０００５】これに対し、直列ダイオード４のカソード
側は、ホールド用コンデンサ７に充電された電圧となっ
ている。例えば、ホールド用コンデンサ７に充電された
電圧を８Ｖとし、直列ダイオード４のアノード側の電圧
が５Ｖ以下になると、このダイオード４はブレークダウ
ンを起こしてしまう。入力信号ＶINは直列ダイオード４
のアノード側の電圧（第１のオペアンプ１の出力）より
約0.７Ｖ高い電圧であるので、入力信号ＶINには、5.７
Ｖ以下の電圧は入力できないことになる。このように、
従来のピークホールド回路では、入力信号の状態により
ダイオードを構成するベース・エミッタ間がブレークダ
ウンを起こしてしまい、これを回避しようとすると入力
電圧範囲が狭くなってしまうという問題点があった。On the other hand, the cathode side of the series diode 4 has the voltage charged in the holding capacitor 7. For example, if the voltage charged in the holding capacitor 7 is 8V and the voltage on the anode side of the series diode 4 becomes 5V or less, the diode 4 will break down. Input signal V IN is a series diode 4
The voltage is about 0.7V higher than the voltage on the anode side of (the output of the first operational amplifier 1), so that the input signal V IN has 5.7
A voltage below V cannot be input. in this way,
In the conventional peak hold circuit, there is a problem that a breakdown occurs between the base and the emitter that configures the diode depending on the state of the input signal, and if it is attempted to avoid this, the input voltage range becomes narrow.
【０００６】本発明は、従来のピークホールド回路にお
ける上記問題点を解消するためになされたもので、入力
電圧範囲が広くとれると共に追従特性の良好なピークホ
ールド回路を提供することを目的とする。The present invention has been made in order to solve the above problems in the conventional peak hold circuit, and an object of the present invention is to provide a peak hold circuit having a wide input voltage range and good tracking characteristics.
【０００７】[0007]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、一方の入力端を信号入力端子と
した第１のオペアンプと、該第１のオペアンプの他方の
入力端にアノードを出力端にカソードをそれぞれ接続し
た第１のダイオードと、一方の入力端に他端を接地した
ホールド用コンデンサを接続し他方の入力端と出力端と
を短絡接続し出力端を信号出力端子とした第２のオペア
ンプと、ベースを第１の抵抗を介して前記第１のオペア
ンプの出力端にコレクタを電源にエミッタを前記ホール
ド用コンデンサの一端にそれぞれ接続したトランジスタ
と、前記第２のオペアンプの他方の入力端にアノードを
前記トランジスタのベースにカソードをそれぞれ接続し
た第２のダイオードと、前記第１及び第２のダイオード
のアノード間に接続した第２の抵抗とでピークホールド
回路を構成するものである。In order to solve the above problems, the present invention provides a first operational amplifier having one input terminal as a signal input terminal and another input terminal of the first operational amplifier. A first diode having an anode connected to the output terminal and a cathode connected to it, and a holding capacitor having one input terminal connected to the other end grounded, the other input terminal and the output terminal short-circuited, and the output terminal connected to the signal output terminal A second operational amplifier, a base having a base connected via a first resistor to the output terminal of the first operational amplifier, a collector connected to a power supply, and an emitter connected to one end of the holding capacitor, and the second operational amplifier. A second diode having an anode connected to the other input end of the transistor and a cathode connected to the base of the transistor, and an anode of the first and second diodes. And it constitutes a peak-hold circuit between the second resistor.
【０００８】このように構成したピークホールド回路に
おいて、ホールド時には、トランジスタのエミッタ・ベ
ース間電圧は第２のダイオードの順方向ドロップ分で決
まるため、約0.７Ｖとなる。また第１のオペアンプの出
力は第１のダイオードと第２の抵抗により、入力信号か
ら第１のダイオードの順方向ドロップ分だけ下がった値
となる。これにより第１のオペアンプは飽和しないた
め、入力に対して追従特性が改善されると共に、トラン
ジスタのエミッタ・ベース間電圧も約0.７Ｖで決まるた
め、ブレークダウンが生ぜず入力電圧範囲を広くするこ
とが可能となる。In the peak hold circuit configured as described above, at the time of holding, the emitter-base voltage of the transistor is determined by the amount of forward drop of the second diode, and therefore becomes about 0.7V. Further, the output of the first operational amplifier has a value lower than the input signal by the forward drop of the first diode due to the first diode and the second resistor. As a result, since the first operational amplifier does not saturate, the follow-up characteristic with respect to the input is improved, and the emitter-base voltage of the transistor is determined by about 0.7V, so that the breakdown does not occur and the input voltage range is widened. It becomes possible.
【０００９】[0009]
【実施例】次に実施例について説明する。図１は、本発
明に係るピークホールド回路の一実施例を示す回路構成
図で、図２に示した従来のピークホールド回路と同一又
は対応する部材には同一符号を付して示している。図に
おいて、１は一方の入力端を信号入力端子10とする第１
のオペアンプで、２は第２のオペアンプであり、一方の
入力端に他端を接地したホールド用コンデンサ７を接続
し、他方の入力端と出力端とを短絡接続し且つ出力端を
信号出力端子11としている。３は第１のオペアンプ１の
他方の入力端にアノードを接続し出力端にカソードを接
続した第１のダイオードであり、12はＮＰＮトランジス
タで、ベースを第１の抵抗14を介して第１のオペアンプ
１の出力端に接続し、コレクタを電源端子15に接続し、
エミッタをホールド用コンデンサ７の一端に接続してい
る。13は第２のダイオードで、アノードを第２のオペア
ンプの他方の入力端に接続し、カソードを前記ＮＰＮト
ランジスタ12のベースに接続している。５は前記第１及
び第２のダイオード３，13のアノード間に接続した第２
の抵抗である。EXAMPLES Next, examples will be described. FIG. 1 is a circuit configuration diagram showing an embodiment of a peak hold circuit according to the present invention, and the same or corresponding members as those of the conventional peak hold circuit shown in FIG. 2 are designated by the same reference numerals. In the figure, reference numeral 1 is a first one whose one input end is a signal input terminal 10.
2 is a second operational amplifier, one end of which is connected to a holding capacitor 7 whose other end is grounded, the other input end and an output end are short-circuited, and the output end is a signal output terminal. 11 Reference numeral 3 is a first diode in which the anode is connected to the other input terminal of the first operational amplifier 1 and the cathode is connected to the output terminal of the first operational amplifier 1. Reference numeral 12 is an NPN transistor, the base of which is connected via the first resistor 14 to the first Connect to the output terminal of the operational amplifier 1, connect the collector to the power supply terminal 15,
The emitter is connected to one end of the holding capacitor 7. A second diode 13 has an anode connected to the other input terminal of the second operational amplifier and a cathode connected to the base of the NPN transistor 12. 5 is a second diode connected between the anodes of the first and second diodes 3 and 13
Resistance.
【００１０】次に、このように構成したピークホールド
回路の動作について説明する。信号入力端子10に入力さ
れる入力信号ＶINが信号出力端子11に出力される出力信
号ＶO より高い場合、ＮＰＮトランジスタ12がオンし、
入力信号ＶINのピークと出力信号ＶO が等しくなるまで
ホールド用コンデンサ７を充電する。ホールド用コンデ
ンサ７に充電された電圧より入力信号ＶINの値が低下し
た場合、ＮＰＮトランジスタ12はオフし、出力信号ＶO
はホールドされる。ホールド状態では、第２のオペアン
プ２の出力端から第１のオペアンプ１の出力端に、第２
の抵抗５と第１のダイオード３のルートと、第２のダイ
オード13と第１の抵抗14のルートの２通りのルートを介
して電流が流れる。これによりＮＰＮトランジスタ12の
ベース電圧は、エミッタ電圧に対し、第２のダイオード
13の順方向ドロップ分すなわち約0.７Ｖ下がった電圧で
決まるので、トランジスタ12のベース・エミッタ間の接
合で構成されるダイオードはブレークダウンを生じな
い。また第１のオペアンプ１の出力は、第１のダイオー
ド３及び第２の抵抗５により、入力信号ＶINから第１の
ダイオード３の順方向ドロップ分だけ下がった値とな
る。したがって第１のオペアンプ１の出力は入力信号Ｖ
INに追従するため第１のオペアンプ１は飽和せず、入力
に対して追従特性が改善される。Next, the operation of the peak hold circuit thus constructed will be described. When the input signal V IN input to the signal input terminal 10 is higher than the output signal V O output to the signal output terminal 11, the NPN transistor 12 turns on,
The holding capacitor 7 is charged until the peak of the input signal V IN and the output signal V O become equal. When the value of the input signal V IN becomes lower than the voltage charged in the hold capacitor 7, the NPN transistor 12 turns off and the output signal V O
Is held. In the hold state, from the output end of the second operational amplifier 2 to the output end of the first operational amplifier 1, the second
A current flows through two routes, that is, the route of the resistor 5 and the first diode 3 and the route of the second diode 13 and the first resistor 14. As a result, the base voltage of the NPN transistor 12 becomes the second diode against the emitter voltage.
The diode formed by the junction between the base and emitter of the transistor 12 does not break down because it is determined by the forward drop of 13, that is, the voltage dropped by about 0.7V. Further, the output of the first operational amplifier 1 becomes a value lower than the input signal V IN by the forward drop of the first diode 3 due to the first diode 3 and the second resistor 5. Therefore, the output of the first operational amplifier 1 is the input signal V
Since the first operational amplifier 1 does not saturate because it follows IN , the following characteristic is improved with respect to the input.
【００１１】[0011]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、トランジスタのベース・エミッタ間の
接合で構成されるダイオードの逆バイアス時の耐圧が低
い場合でも、ブレークダウンを起こさず入力電圧範囲を
広くすることができる。またオペアンプの出力が飽和し
ないので、入力に対する追従特性も向上させることがで
きる。As described above on the basis of the embodiments,
According to the present invention, it is possible to widen the input voltage range without causing breakdown even if the breakdown voltage of the diode formed by the junction between the base and emitter of the transistor at the time of reverse bias is low. Further, since the output of the operational amplifier is not saturated, the tracking characteristic with respect to the input can be improved.
【図１】本発明に係るピークホールド回路の一実施例を
示す回路構成図である。FIG. 1 is a circuit configuration diagram showing an embodiment of a peak hold circuit according to the present invention.
【図２】従来のピークホールド回路の構成例を示す回路
構成図である。FIG. 2 is a circuit configuration diagram showing a configuration example of a conventional peak hold circuit.
【図３】図２に示したピークホールド回路における入力
信号ＶINと出力信号ＶO の関係を示す図である。3 is a diagram showing a relationship between an input signal V IN and an output signal V O in the peak hold circuit shown in FIG.
【図４】集積回路におけるダイオードの構成例を示す図
である。FIG. 4 is a diagram showing a configuration example of a diode in an integrated circuit.
１ 第１のオペアンプ ２ 第２のオペアンプ ３ 第１のダイオード ５ 第２の抵抗 ７ ホールド用コンデンサ 10 信号入力端子 11 信号出力端子 12 ＮＰＮトランジスタ 13 第２のダイオード 14 第１の抵抗 15 電源端子 1 1st operational amplifier 2 2nd operational amplifier 3 1st diode 5 2nd resistance 7 Holding capacitor 10 Signal input terminal 11 Signal output terminal 12 NPN transistor 13 2nd diode 14 1st resistance 15 Power supply terminal
Claims (1)
のオペアンプと、該第１のオペアンプの他方の入力端に
アノードを出力端にカソードをそれぞれ接続した第１の
ダイオードと、一方の入力端に他端を接地したホールド
用コンデンサを接続し他方の入力端と出力端とを短絡接
続し出力端を信号出力端子とした第２のオペアンプと、
ベースを第１の抵抗を介して前記第１のオペアンプの出
力端にコレクタを電源にエミッタを前記ホールド用コン
デンサの一端にそれぞれ接続したトランジスタと、前記
第２のオペアンプの他方の入力端にアノードを前記トラ
ンジスタのベースにカソードをそれぞれ接続した第２の
ダイオードと、前記第１及び第２のダイオードのアノー
ド間に接続した第２の抵抗とで構成したことを特徴とす
るピークホールド回路。1. A first input terminal having one input terminal as a signal input terminal
Operational amplifier, a first diode having an anode connected to the other input end of the first operational amplifier, and a cathode connected to the output end of the first operational amplifier, and a holding capacitor having the other end grounded at one input end and the other input A second operational amplifier in which the end and the output end are short-circuited and the output end is a signal output terminal;
A transistor having a base connected via a first resistor to the output terminal of the first operational amplifier, a collector connected to the power source, and an emitter connected to one end of the holding capacitor, and an anode connected to the other input terminal of the second operational amplifier. A peak hold circuit comprising: a second diode having a cathode connected to the base of the transistor, and a second resistor connected between the anodes of the first and second diodes.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684791A JPH0580084A (en) | 1991-09-19 | 1991-09-19 | Peak hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684791A JPH0580084A (en) | 1991-09-19 | 1991-09-19 | Peak hold circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580084A true JPH0580084A (en) | 1993-03-30 |
Family
ID=17436492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26684791A Withdrawn JPH0580084A (en) | 1991-09-19 | 1991-09-19 | Peak hold circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580084A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011009938A (en) * | 2009-06-24 | 2011-01-13 | Toyota Central R&D Labs Inc | Hold circuit |
| CN119582581A (en) * | 2024-11-28 | 2025-03-07 | 清华大学 | DC bias suppression device, method and dual active bridge system for dual active bridge |
-
1991
- 1991-09-19 JP JP26684791A patent/JPH0580084A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011009938A (en) * | 2009-06-24 | 2011-01-13 | Toyota Central R&D Labs Inc | Hold circuit |
| CN119582581A (en) * | 2024-11-28 | 2025-03-07 | 清华大学 | DC bias suppression device, method and dual active bridge system for dual active bridge |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0265409A (en) | Voltage clamp differential single end comparator | |
| JPH0328850B2 (en) | ||
| US4420786A (en) | Polarity guard circuit | |
| JPS60501035A (en) | Comparator circuit with reduced input bias current | |
| US4728815A (en) | Data shaping circuit | |
| JPH0121703B2 (en) | ||
| US4321524A (en) | Transistorized voltage limiter | |
| EP0098155B1 (en) | Schmitt trigger circuit | |
| JPS59139723A (en) | Differential switch circuit | |
| JPH03788B2 (en) | ||
| JPH0580084A (en) | Peak hold circuit | |
| JPH0339426B2 (en) | ||
| US4705968A (en) | Semiconductor integrated circuit device with high breakdown voltage level | |
| US6456058B1 (en) | Temperature stable integrated circuit full wave level detector incorporating a single operational amplifier stage design | |
| JPS6325775Y2 (en) | ||
| JP2646721B2 (en) | Level conversion circuit | |
| KR930006692Y1 (en) | Switching time reduction circuit using Schottky diode | |
| JP2594063Y2 (en) | Driver circuit for pin electronics card | |
| JPH0513064Y2 (en) | ||
| JPS63305415A (en) | Current mirror circuit layout | |
| JPH0611624Y2 (en) | Muting circuit | |
| JPH04310017A (en) | switch circuit | |
| JPH0222567B2 (en) | ||
| JPS5954330A (en) | Current switching logical circuit | |
| JPH05121969A (en) | Input circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |