JPH0580085A - 電圧検出回路および該回路を備えた半導体記憶装置 - Google Patents
電圧検出回路および該回路を備えた半導体記憶装置Info
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- JPH0580085A JPH0580085A JP3241294A JP24129491A JPH0580085A JP H0580085 A JPH0580085 A JP H0580085A JP 3241294 A JP3241294 A JP 3241294A JP 24129491 A JP24129491 A JP 24129491A JP H0580085 A JPH0580085 A JP H0580085A
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Abstract
(57)【要約】
【目的】 本発明は、電圧検出回路に係り、特に、該検
出回路の結果（論理的超低電圧または超高電圧の検出）
を用いて或るテストモードの設定を行う半導体記憶装置
に関し、所定電位の低電圧または高電圧の状態が一定時
間以上保持されているかどうかを検出することを目的と
する。 【構成】 被検出電圧が基準電圧から一定レベル以上の
差を持つレベルに変化したことを検出する回路２〜７，
Ｒと、このレベル変化検出状態を所定時間遅延させる回
路８〜15, C1〜C3と、該所定時間が経過するまで前記レ
ベル変化検出状態が保持されたかどうかを判定する回路
16〜19とを具備し、前記レベル変化検出状態が前記所定
時間以上保持された場合に当該レベル変化検出を指示す
る判定信号SUPZを出力するように構成する。
出回路の結果（論理的超低電圧または超高電圧の検出）
を用いて或るテストモードの設定を行う半導体記憶装置
に関し、所定電位の低電圧または高電圧の状態が一定時
間以上保持されているかどうかを検出することを目的と
する。 【構成】 被検出電圧が基準電圧から一定レベル以上の
差を持つレベルに変化したことを検出する回路２〜７，
Ｒと、このレベル変化検出状態を所定時間遅延させる回
路８〜15, C1〜C3と、該所定時間が経過するまで前記レ
ベル変化検出状態が保持されたかどうかを判定する回路
16〜19とを具備し、前記レベル変化検出状態が前記所定
時間以上保持された場合に当該レベル変化検出を指示す
る判定信号SUPZを出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧検出回路に係り、
特に、該検出回路の結果（論理的超低電圧または超高電
圧の検出）を用いて或るテストモードの設定を行う半導
体記憶装置に関する。
特に、該検出回路の結果（論理的超低電圧または超高電
圧の検出）を用いて或るテストモードの設定を行う半導
体記憶装置に関する。
【０００２】
【従来の技術】従来知られている半導体記憶装置におい
ては、テストモードは一般にＷＣＢＲ（Ｗrite-enable,
Ｃolumn address strobe，Ｂefore Ｒow address strob
e)方式でエントリーされるが、それとは別に、このＷＣ
ＢＲ方式に上述の超低電圧（または超高電圧）の検出結
果を併用して異なるテストモードにエントリーする機能
を持たせるようにしたものもある。
ては、テストモードは一般にＷＣＢＲ（Ｗrite-enable,
Ｃolumn address strobe，Ｂefore Ｒow address strob
e)方式でエントリーされるが、それとは別に、このＷＣ
ＢＲ方式に上述の超低電圧（または超高電圧）の検出結
果を併用して異なるテストモードにエントリーする機能
を持たせるようにしたものもある。
【０００３】この種の半導体記憶装置は上述した電圧検
出回路を備えているが、従来の技術では、super low vo
ltage(超低電圧）またはsuper high voltage（超高電
圧）を単に検出する機能しかなかった。図５には従来形
の一例としての低電圧検出回路の構成が示される。図
中、１はアクティブ・ローのライトイネーブル信号(WE)
が印加される信号用パッド、Ｖccは高電位の電源ライン
を示し、両者の間には直列に抵抗器Ｒ、ｐチャネルトラ
ンジスタ２、３、４およびｎチャネルトランジスタ５が
接続されている。各トランジスタのゲートはそれぞれド
レインに接続されている。トランジスタ４および５の接
続点（ノードＢ）は、電源ラインＶccおよびＶssの間に
接続されたＣＭＯＳインバータ（ｐチャネルトランジス
タ６およびｎチャネルトランジスタ７）の入力端に接続
されている。
出回路を備えているが、従来の技術では、super low vo
ltage(超低電圧）またはsuper high voltage（超高電
圧）を単に検出する機能しかなかった。図５には従来形
の一例としての低電圧検出回路の構成が示される。図
中、１はアクティブ・ローのライトイネーブル信号(WE)
が印加される信号用パッド、Ｖccは高電位の電源ライン
を示し、両者の間には直列に抵抗器Ｒ、ｐチャネルトラ
ンジスタ２、３、４およびｎチャネルトランジスタ５が
接続されている。各トランジスタのゲートはそれぞれド
レインに接続されている。トランジスタ４および５の接
続点（ノードＢ）は、電源ラインＶccおよびＶssの間に
接続されたＣＭＯＳインバータ（ｐチャネルトランジス
タ６およびｎチャネルトランジスタ７）の入力端に接続
されている。
【０００４】この構成において、パッド１の電位が電圧
Ｖssのレベルからトランジスタ２〜４の３段分のスレッ
ショルドレベル３Ｖth以上低いレベルに低下すると、ノ
ードＢのレベルは“Ｈ”レベル（Ｖcc−Ｖth＝ＶIIのレ
ベル）から“Ｌ”レベルに変化し、これを受けてインバ
ータ(6,7) の出力端（ノードＣ）の電位は“Ｌ”レベル
から“Ｈ”レベルに変化する。この場合、その低電圧
（＜Ｖss−３Ｖth）の状態が保持されている限り、ノー
ドＣの電位は“Ｈ”レベルを保持する。
Ｖssのレベルからトランジスタ２〜４の３段分のスレッ
ショルドレベル３Ｖth以上低いレベルに低下すると、ノ
ードＢのレベルは“Ｈ”レベル（Ｖcc−Ｖth＝ＶIIのレ
ベル）から“Ｌ”レベルに変化し、これを受けてインバ
ータ(6,7) の出力端（ノードＣ）の電位は“Ｌ”レベル
から“Ｈ”レベルに変化する。この場合、その低電圧
（＜Ｖss−３Ｖth）の状態が保持されている限り、ノー
ドＣの電位は“Ｈ”レベルを保持する。
【０００５】
【発明が解決しようとする課題】上述したように従来の
半導体記憶装置では、単に論理的超低電圧または超高電
圧を検出する機能しか持っていなかったため、例えば外
部ピンを介してスパイク状のノイズが当該電圧検出回路
に混入した場合に不都合が生じる。以下、この不都合に
ついて、図６の動作タイミング図を参照しながら説明す
る。
半導体記憶装置では、単に論理的超低電圧または超高電
圧を検出する機能しか持っていなかったため、例えば外
部ピンを介してスパイク状のノイズが当該電圧検出回路
に混入した場合に不都合が生じる。以下、この不都合に
ついて、図６の動作タイミング図を参照しながら説明す
る。
【０００６】今、半導体記憶装置がＷＣＢＲ方式でエン
トリーサイクルにある時に、スパイク状のノイズが当該
電圧検出回路（図５のパッド１）に入力されると、図６
に示されるようにノードＡの電位が一時的に低電圧（＜
Ｖss−３Ｖth）のレベルに低下し、それを受けてノード
ＢおよびノードＣのレベルがそれぞれ“Ｌ”レベル、
“Ｈ”レベルに変化する。
トリーサイクルにある時に、スパイク状のノイズが当該
電圧検出回路（図５のパッド１）に入力されると、図６
に示されるようにノードＡの電位が一時的に低電圧（＜
Ｖss−３Ｖth）のレベルに低下し、それを受けてノード
ＢおよびノードＣのレベルがそれぞれ“Ｌ”レベル、
“Ｈ”レベルに変化する。
【０００７】しかしこのようなノイズは過渡的なものな
ので、やがてノードＡの電位が元のＶssのレベルに復帰
すると、それに応じてノードＢおよびノードＣのレベル
もそれぞれ元の“Ｈ”レベル、“Ｌ”レベルに復帰す
る。このように、或るテストモードのエントリーサイク
ル中にスパイク状のノイズが当該電圧検出回路に混入す
ると、その検出結果（低電圧検出状態）に異常をきた
し、それによって、この検出結果に基づきテストモード
の設定を行う半導体記憶装置が当初のテストモードとは
異なる別のテストモードにエントリーする可能性があ
る。この場合、当初のテストモードに対応するテストを
行えなくなるという不都合が生じる。
ので、やがてノードＡの電位が元のＶssのレベルに復帰
すると、それに応じてノードＢおよびノードＣのレベル
もそれぞれ元の“Ｈ”レベル、“Ｌ”レベルに復帰す
る。このように、或るテストモードのエントリーサイク
ル中にスパイク状のノイズが当該電圧検出回路に混入す
ると、その検出結果（低電圧検出状態）に異常をきた
し、それによって、この検出結果に基づきテストモード
の設定を行う半導体記憶装置が当初のテストモードとは
異なる別のテストモードにエントリーする可能性があ
る。この場合、当初のテストモードに対応するテストを
行えなくなるという不都合が生じる。
【０００８】本発明の主な目的は、かかる従来技術にお
ける課題に鑑み、所定電位の低電圧または高電圧の状態
が一定時間以上保持されているかどうかを検出すること
ができる電圧検出回路を提供することにある。本発明の
他の目的は、上記電圧検出回路を備えた半導体記憶装置
において、ＷＣＢＲ方式でエントリーサイクルにある時
にスパイク状のノイズが混入した場合でも当初のテスト
モードとは異なる別のテストモードにエントリーしない
ように防止し、それによって各テストモードに応じたテ
ストを正常に行うことができる半導体記憶装置を提供す
ることにある。
ける課題に鑑み、所定電位の低電圧または高電圧の状態
が一定時間以上保持されているかどうかを検出すること
ができる電圧検出回路を提供することにある。本発明の
他の目的は、上記電圧検出回路を備えた半導体記憶装置
において、ＷＣＢＲ方式でエントリーサイクルにある時
にスパイク状のノイズが混入した場合でも当初のテスト
モードとは異なる別のテストモードにエントリーしない
ように防止し、それによって各テストモードに応じたテ
ストを正常に行うことができる半導体記憶装置を提供す
ることにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明の一つの形態によれば、被検出電圧が基準電
圧から一定レベル以上の差を持つレベルに変化したこと
を検出する回路と、このレベル変化検出状態を所定時間
遅延させる回路と、該所定時間が経過するまで前記レベ
ル変化検出状態が保持されたかどうかを判定する回路と
を具備し、前記レベル変化検出状態が前記所定時間以上
保持された場合に当該レベル変化検出を指示する判定信
号を出力するようにしたことを特徴とする電圧検出回路
が提供される。
め、本発明の一つの形態によれば、被検出電圧が基準電
圧から一定レベル以上の差を持つレベルに変化したこと
を検出する回路と、このレベル変化検出状態を所定時間
遅延させる回路と、該所定時間が経過するまで前記レベ
ル変化検出状態が保持されたかどうかを判定する回路と
を具備し、前記レベル変化検出状態が前記所定時間以上
保持された場合に当該レベル変化検出を指示する判定信
号を出力するようにしたことを特徴とする電圧検出回路
が提供される。
【００１０】上記構成において、前記所定時間が経過す
る前に前記レベル変化検出状態が解除された場合には前
記判定信号を無効にするようにしてもよい。また、本発
明の他の形態によれば、上記電圧検出回路を備えた半導
体記憶装置が提供される。この半導体記憶装置は、ロウ
アドレスストローブ信号より前にライトイネーブル信号
とコラムアドレスストローブ信号が入力されたか否かを
判定する回路と、該判定の結果に基づいてテストモード
に移行するか否かを判定する回路とを具備し、前記電圧
検出回路から前記判定信号が出力された場合に所定のテ
ストモードに移行し、該判定信号が無効の場合には別の
テストモードに移行することを特徴とする。
る前に前記レベル変化検出状態が解除された場合には前
記判定信号を無効にするようにしてもよい。また、本発
明の他の形態によれば、上記電圧検出回路を備えた半導
体記憶装置が提供される。この半導体記憶装置は、ロウ
アドレスストローブ信号より前にライトイネーブル信号
とコラムアドレスストローブ信号が入力されたか否かを
判定する回路と、該判定の結果に基づいてテストモード
に移行するか否かを判定する回路とを具備し、前記電圧
検出回路から前記判定信号が出力された場合に所定のテ
ストモードに移行し、該判定信号が無効の場合には別の
テストモードに移行することを特徴とする。
【００１１】
【作用】上述した構成によれば、被検出電圧が基準電圧
から一定レベル以上の差を持つレベルに変化すると、そ
のレベル変化検出状態が所定時間以上保持されたかどう
かの判定が行われ、その判定結果に基づき、上記レベル
変化検出状態が所定時間以上保持された場合には、当該
レベル変化検出を指示する判定信号が出力されるように
なっている。
から一定レベル以上の差を持つレベルに変化すると、そ
のレベル変化検出状態が所定時間以上保持されたかどう
かの判定が行われ、その判定結果に基づき、上記レベル
変化検出状態が所定時間以上保持された場合には、当該
レベル変化検出を指示する判定信号が出力されるように
なっている。
【００１２】従って、この判定信号の有効／無効によ
り、上記被検出電圧が或るレベル（低電圧または高電
圧）に変化した場合にその状態が一定時間以上保持され
ているか否かを検出することができる。また、このよう
な電圧検出回路を備えた半導体記憶装置において、ＷＣ
ＢＲ方式でエントリーサイクルにある時にスパイク状の
ノイズが混入した場合には、上記判定信号が無効化され
るので、半導体記憶装置が当初のテストモードとは異な
る別のテストモードに誤ってエントリーするのを防止す
ることができる。これによって、各テストモードに応じ
たテストを正常に行うことが可能となる。
り、上記被検出電圧が或るレベル（低電圧または高電
圧）に変化した場合にその状態が一定時間以上保持され
ているか否かを検出することができる。また、このよう
な電圧検出回路を備えた半導体記憶装置において、ＷＣ
ＢＲ方式でエントリーサイクルにある時にスパイク状の
ノイズが混入した場合には、上記判定信号が無効化され
るので、半導体記憶装置が当初のテストモードとは異な
る別のテストモードに誤ってエントリーするのを防止す
ることができる。これによって、各テストモードに応じ
たテストを正常に行うことが可能となる。
【００１３】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１４】
【実施例】図１に本発明の一実施例としての低電圧検出
回路の回路構成が示される。図中、１はアクティブ・ロ
ーのライトイネーブル信号(WE)が印加される信号用パッ
ド、Ｖccは高電位の電源ラインを示し、両者の間には直
列に抵抗器Ｒ、ｐチャネルトランジスタ２、３、４およ
びｎチャネルトランジスタ５が接続されている。各トラ
ンジスタのゲートはそれぞれドレインに接続されてい
る。トランジスタ４および５の接続点（ノードＢ）は、
電源ラインＶII（内部電源電圧であってＶcc−Ｖthのレ
ベルを有している）および電源ラインＶssの間に接続さ
れたＣＭＯＳインバータ（ｐチャネルトランジスタ６お
よびｎチャネルトランジスタ７）の入力端に接続されて
いる。
回路の回路構成が示される。図中、１はアクティブ・ロ
ーのライトイネーブル信号(WE)が印加される信号用パッ
ド、Ｖccは高電位の電源ラインを示し、両者の間には直
列に抵抗器Ｒ、ｐチャネルトランジスタ２、３、４およ
びｎチャネルトランジスタ５が接続されている。各トラ
ンジスタのゲートはそれぞれドレインに接続されてい
る。トランジスタ４および５の接続点（ノードＢ）は、
電源ラインＶII（内部電源電圧であってＶcc−Ｖthのレ
ベルを有している）および電源ラインＶssの間に接続さ
れたＣＭＯＳインバータ（ｐチャネルトランジスタ６お
よびｎチャネルトランジスタ７）の入力端に接続されて
いる。
【００１５】インバータ(6,7) の出力端（ノードＣ）の
信号は、ｐチャネルトランジスタ16およびｎチャネルト
ランジスタ17の各ゲートに入力されると共に、それぞれ
電源ラインＶIIおよびＶssの間に接続された４段のＣＭ
ＯＳインバータを順次介して（ノードＧ）、ｎチャネル
トランジスタ18およびｐチャネルトランジスタ19の各ゲ
ートに入力されている。各ＣＭＯＳインバータは、イン
バータ(6,7) と同様に、ｐチャネルトランジスタ８、1
0、12、14およびｎチャネルトランジスタ９、11、13、1
5から成り、各インバータ間（ノードＤ、ノードＥ、ノ
ードＦ）には信号レベルを遅延させるためのＭＯＳキャ
パシタC1〜C3が接続されている。
信号は、ｐチャネルトランジスタ16およびｎチャネルト
ランジスタ17の各ゲートに入力されると共に、それぞれ
電源ラインＶIIおよびＶssの間に接続された４段のＣＭ
ＯＳインバータを順次介して（ノードＧ）、ｎチャネル
トランジスタ18およびｐチャネルトランジスタ19の各ゲ
ートに入力されている。各ＣＭＯＳインバータは、イン
バータ(6,7) と同様に、ｐチャネルトランジスタ８、1
0、12、14およびｎチャネルトランジスタ９、11、13、1
5から成り、各インバータ間（ノードＤ、ノードＥ、ノ
ードＦ）には信号レベルを遅延させるためのＭＯＳキャ
パシタC1〜C3が接続されている。
【００１６】トランジスタ16、トランジスタ17およびト
ランジスタ18は、電源ラインＶIIおよびＶssの間に直列
に接続されており、トランジスタ16,17 の各ドレイン端
（ノードＨ）は、トランジスタ19を介して電源ラインＶ
IIに接続されている。ノードＨのレベルは、ノードＣお
よびノードＧのレベルの少なくとも一方が“Ｌ”レベル
の場合に“Ｈ”レベルとなり、両方のレベルが“Ｈ”レ
ベルの時だけ“Ｌ”レベルとなる。つまり、トランジス
タ16〜19は論理としてナンドゲートを構成している。
ランジスタ18は、電源ラインＶIIおよびＶssの間に直列
に接続されており、トランジスタ16,17 の各ドレイン端
（ノードＨ）は、トランジスタ19を介して電源ラインＶ
IIに接続されている。ノードＨのレベルは、ノードＣお
よびノードＧのレベルの少なくとも一方が“Ｌ”レベル
の場合に“Ｈ”レベルとなり、両方のレベルが“Ｈ”レ
ベルの時だけ“Ｌ”レベルとなる。つまり、トランジス
タ16〜19は論理としてナンドゲートを構成している。
【００１７】ノードＨの信号は、電源ラインＶIIおよび
Ｖssの間に接続されたＣＭＯＳインバータ（ｐチャネル
トランジスタ20およびｎチャネルトランジスタ21）に入
力されており、該インバータ(20,21) からは判定信号SU
PZが出力される。この判定信号SUPZは、後述するよう
に、パッド１の電位（ノードＡのレベル）が電圧Ｖssの
レベルよりも一定レベル以上低いレベルに所定時間以上
保持されていたことを指示する信号、すなわち低電圧検
出を指示する信号である。
Ｖssの間に接続されたＣＭＯＳインバータ（ｐチャネル
トランジスタ20およびｎチャネルトランジスタ21）に入
力されており、該インバータ(20,21) からは判定信号SU
PZが出力される。この判定信号SUPZは、後述するよう
に、パッド１の電位（ノードＡのレベル）が電圧Ｖssの
レベルよりも一定レベル以上低いレベルに所定時間以上
保持されていたことを指示する信号、すなわち低電圧検
出を指示する信号である。
【００１８】図２には本実施例の低電圧検出回路の動作
タイミング波形が示される。まず、パッド１の電位（ノ
ードＡのレベル）が電源電圧Ｖssのレベルからトランジ
スタ２〜４の３段分のスレッショルドレベル３Ｖth以上
低いレベルに低下すると、ノードＢのレベルは“Ｈ”レ
ベルから“Ｌ”レベルに変化し、これを受けてインバー
タ(6,7) の出力端（ノードＣ）の電位は“Ｌ”レベルか
ら“Ｈ”レベルに変化する。
タイミング波形が示される。まず、パッド１の電位（ノ
ードＡのレベル）が電源電圧Ｖssのレベルからトランジ
スタ２〜４の３段分のスレッショルドレベル３Ｖth以上
低いレベルに低下すると、ノードＢのレベルは“Ｈ”レ
ベルから“Ｌ”レベルに変化し、これを受けてインバー
タ(6,7) の出力端（ノードＣ）の電位は“Ｌ”レベルか
ら“Ｈ”レベルに変化する。
【００１９】このノードＣの“Ｈ”レベルの信号はトラ
ンジスタ16,17 の各ゲートに入力され、それによってト
ランジスタ16はカットオフ状態となり、トランジスタ17
はターンオンする。一方、ノードＣの“Ｈ”レベルの信
号を受けてインバータ(8,9) 、インバータ(10,11) 、イ
ンバータ(12,13) およびインバータ(14,15) の各出力端
（ノードＤ、ノードＥ、ノードＦおよびノードＧ）のレ
ベルは、それぞれ所定時間だけ順次遅延して“Ｌ”レベ
ル、“Ｈ”レベル、“Ｌ”レベルおよび“Ｈ”レベルに
変化する。ノードＧの“Ｈ”レベルの信号はトランジス
タ18,19 の各ゲートに入力され、それによってトランジ
スタ19はカットオフ状態となり、トランジスタ18はター
ンオンし、トランジスタ17のオン動作と協働してノード
Ｈのレベルを“Ｌ”レベルにひき下げる。
ンジスタ16,17 の各ゲートに入力され、それによってト
ランジスタ16はカットオフ状態となり、トランジスタ17
はターンオンする。一方、ノードＣの“Ｈ”レベルの信
号を受けてインバータ(8,9) 、インバータ(10,11) 、イ
ンバータ(12,13) およびインバータ(14,15) の各出力端
（ノードＤ、ノードＥ、ノードＦおよびノードＧ）のレ
ベルは、それぞれ所定時間だけ順次遅延して“Ｌ”レベ
ル、“Ｈ”レベル、“Ｌ”レベルおよび“Ｈ”レベルに
変化する。ノードＧの“Ｈ”レベルの信号はトランジス
タ18,19 の各ゲートに入力され、それによってトランジ
スタ19はカットオフ状態となり、トランジスタ18はター
ンオンし、トランジスタ17のオン動作と協働してノード
Ｈのレベルを“Ｌ”レベルにひき下げる。
【００２０】この“Ｌ”レベルの信号を受けてインバー
タ(20,21)の出力すなわち判定信号SUPZは“Ｈ”レベル
となる。これによって、パッド１の電位が一定のレベル
（＜Ｖss−３Ｖth）に所定時間以上保持されていたこと
が検出される。このように本実施例の構成によれば、ノ
ードＡのレベルが一定レベル以上低いレベルに低下する
と、ノードＢのレベルが“Ｌ”レベルに低下して回路が
動作を開始し、ノードＧのレベルが“Ｈ”レベルに変化
した後、以降ノードＧのレベルが“Ｈ”レベルに変化す
るまでの間（つまり所定時間）その低電圧（＜Ｖss−３
Ｖth）検出状態を保持すると、その低電圧検出を指示す
る“Ｈ”レベルの判定信号SUPZが出力される。
タ(20,21)の出力すなわち判定信号SUPZは“Ｈ”レベル
となる。これによって、パッド１の電位が一定のレベル
（＜Ｖss−３Ｖth）に所定時間以上保持されていたこと
が検出される。このように本実施例の構成によれば、ノ
ードＡのレベルが一定レベル以上低いレベルに低下する
と、ノードＢのレベルが“Ｌ”レベルに低下して回路が
動作を開始し、ノードＧのレベルが“Ｈ”レベルに変化
した後、以降ノードＧのレベルが“Ｈ”レベルに変化す
るまでの間（つまり所定時間）その低電圧（＜Ｖss−３
Ｖth）検出状態を保持すると、その低電圧検出を指示す
る“Ｈ”レベルの判定信号SUPZが出力される。
【００２１】この場合、所定時間の経過前、すなわちノ
ードＧのレベルが“Ｈ”レベルに変化する前に、上記低
電圧検出状態が解除された場合（例えば、スパイク状の
ノイズ混入等に起因してノードＣのレベルが一旦“Ｈ”
レベルに変化したが、ほどなく元の“Ｌ”レベルに復帰
した場合）には、判定信号SUPZは無効（“Ｌ”レベルの
まま）となる。
ードＧのレベルが“Ｈ”レベルに変化する前に、上記低
電圧検出状態が解除された場合（例えば、スパイク状の
ノイズ混入等に起因してノードＣのレベルが一旦“Ｈ”
レベルに変化したが、ほどなく元の“Ｌ”レベルに復帰
した場合）には、判定信号SUPZは無効（“Ｌ”レベルの
まま）となる。
【００２２】図３には本実施例の低電圧検出回路が適用
される半導体記憶装置の一構成例が示される。図示の装
置は、メモリセルアレイ30と、それぞれ外部からのアク
ティブ・ローのロウアドレスストローブ信号RASXおよび
コラムアドレスストローブ信号CASXに応答して内部で用
いられるタイミング用クロックを発生するクロック発生
回路31と、コラムアドレスストローブ信号CASXに応答す
るインバータ32と、該インバータの出力とクロック発生
回路31からのクロックに応答するアンドゲート33と、該
アンドゲートの出力に応答して内部で用いられる別のタ
イミング用クロックを発生するクロック発生回路34と、
該クロック発生回路からのクロックと外部からのアクテ
ィブ・ローのライトイネーブル信号WEX に応答して書込
み信号を発生する回路35と、外部からのアドレス信号Ａ
0 〜Ａ11のバッファリングを行うと共にそのプリデコー
ドを行う回路36と、該回路を通して入力されたロウアド
レス信号およびコラムアドレス信号をそれぞれ解読し、
セルアレイ30内の複数のワード線および複数のビット線
（図示せず）のいずれかをそれぞれ選択するロウデコー
ダ37およびコラムデコーダ38と、選択されたビット線に
対応するデータ線を該ビット線に接続するコラムゲート
39と、クロック発生回路31からのクロックに応答して読
み出しデータの増幅を行ったり、セルアレイ30との間で
データの授受を行うセンスアンプ（Ｓ／Ａ）および入出
力（Ｉ／Ｏ）ゲート40と、本実施例の低電圧検出回路41
と、ロウアドレスストローブ信号RASXに先立って書込み
信号(W) が入力されたか否かを判定する回路42と、ロウ
アドレスストローブ信号RASXに先立ってコラムアドレス
ストローブ信号CASXが入力されたか否かを判定する回路
43と、各回路41〜43の判定信号に基づいてテストモード
に移行するか否かを判定する回路44と、該判定回路44の
結果に基づきデータ圧縮を行う回路45と、書込み信号
(W)に応答して入力データＤINのバッファリングを行う
データ入力バッファ46と、クロック発生回路34からのク
ロックに応答してセルアレイ30からのデータまたはデー
タ圧縮回路45からの圧縮データのバッファリングを行
い、出力データＤOUTとして送出するデータ出力バッフ
ァ47とから構成されている。
される半導体記憶装置の一構成例が示される。図示の装
置は、メモリセルアレイ30と、それぞれ外部からのアク
ティブ・ローのロウアドレスストローブ信号RASXおよび
コラムアドレスストローブ信号CASXに応答して内部で用
いられるタイミング用クロックを発生するクロック発生
回路31と、コラムアドレスストローブ信号CASXに応答す
るインバータ32と、該インバータの出力とクロック発生
回路31からのクロックに応答するアンドゲート33と、該
アンドゲートの出力に応答して内部で用いられる別のタ
イミング用クロックを発生するクロック発生回路34と、
該クロック発生回路からのクロックと外部からのアクテ
ィブ・ローのライトイネーブル信号WEX に応答して書込
み信号を発生する回路35と、外部からのアドレス信号Ａ
0 〜Ａ11のバッファリングを行うと共にそのプリデコー
ドを行う回路36と、該回路を通して入力されたロウアド
レス信号およびコラムアドレス信号をそれぞれ解読し、
セルアレイ30内の複数のワード線および複数のビット線
（図示せず）のいずれかをそれぞれ選択するロウデコー
ダ37およびコラムデコーダ38と、選択されたビット線に
対応するデータ線を該ビット線に接続するコラムゲート
39と、クロック発生回路31からのクロックに応答して読
み出しデータの増幅を行ったり、セルアレイ30との間で
データの授受を行うセンスアンプ（Ｓ／Ａ）および入出
力（Ｉ／Ｏ）ゲート40と、本実施例の低電圧検出回路41
と、ロウアドレスストローブ信号RASXに先立って書込み
信号(W) が入力されたか否かを判定する回路42と、ロウ
アドレスストローブ信号RASXに先立ってコラムアドレス
ストローブ信号CASXが入力されたか否かを判定する回路
43と、各回路41〜43の判定信号に基づいてテストモード
に移行するか否かを判定する回路44と、該判定回路44の
結果に基づきデータ圧縮を行う回路45と、書込み信号
(W)に応答して入力データＤINのバッファリングを行う
データ入力バッファ46と、クロック発生回路34からのク
ロックに応答してセルアレイ30からのデータまたはデー
タ圧縮回路45からの圧縮データのバッファリングを行
い、出力データＤOUTとして送出するデータ出力バッフ
ァ47とから構成されている。
【００２３】図４にテスト判定回路44の一構成例が示さ
れる。図示の回路は、電源ラインＶIIにソースが接続さ
れ且つＣＢＲ判定信号CBRZに応答するｐチャネルトラン
ジスタ51と、該トランジスタのドレインにソースが接続
され且つＷＢＲ判定信号WBRZに応答するｐチャネルトラ
ンジスタ52と、該トランジスタのドレインにソースが接
続され且つ判定信号SUPZに応答するｐチャネルトランジ
スタ53と、該トランジスタのドレインと電源ラインＶss
の間に接続され且つ判定信号SUPZに応答するｎチャネル
トランジスタ54と、トランジスタ53,54の各ドレインと
電源ラインＶssの間に接続され且つＷＢＲ判定信号WBRZ
に応答するｎチャネルトランジスタ55と、同じくトラン
ジスタ53,54 の各ドレインと電源ラインＶssの間に接続
され且つＣＢＲ判定信号CBRZに応答するｎチャネルトラ
ンジスタ56と、電源ラインＶIIおよびＶssの間に接続さ
れ、トランジスタ53,54 の各ドレイン端の信号に応答し
てテストモード判定信号TSを出力するＣＭＯＳインバー
タ（ｐチャネルトランジスタ57およびｎチャネルトラン
ジスタ58）とを有している。
れる。図示の回路は、電源ラインＶIIにソースが接続さ
れ且つＣＢＲ判定信号CBRZに応答するｐチャネルトラン
ジスタ51と、該トランジスタのドレインにソースが接続
され且つＷＢＲ判定信号WBRZに応答するｐチャネルトラ
ンジスタ52と、該トランジスタのドレインにソースが接
続され且つ判定信号SUPZに応答するｐチャネルトランジ
スタ53と、該トランジスタのドレインと電源ラインＶss
の間に接続され且つ判定信号SUPZに応答するｎチャネル
トランジスタ54と、トランジスタ53,54の各ドレインと
電源ラインＶssの間に接続され且つＷＢＲ判定信号WBRZ
に応答するｎチャネルトランジスタ55と、同じくトラン
ジスタ53,54 の各ドレインと電源ラインＶssの間に接続
され且つＣＢＲ判定信号CBRZに応答するｎチャネルトラ
ンジスタ56と、電源ラインＶIIおよびＶssの間に接続さ
れ、トランジスタ53,54 の各ドレイン端の信号に応答し
てテストモード判定信号TSを出力するＣＭＯＳインバー
タ（ｐチャネルトランジスタ57およびｎチャネルトラン
ジスタ58）とを有している。
【００２４】この構成において、ＣＢＲ判定信号CBRZと
ＷＢＲ判定信号WBRZが“Ｌ”レベルで、且つ判定信号SU
PZが“Ｌ”レベルの時（つまり、スパイク状のノイズ混
入等に起因して上記低電圧検出状態が所定時間以上保持
されなかった場合）に、トランジスタ53,54 の各ドレイ
ン端の信号は“Ｈ”レベルとなり、それによって最終段
のＣＭＯＳインバータのｎチャネルトランジスタ58がタ
ーンオンし、テストモード判定信号TSを“Ｌ”レベルに
ひき下げる。この場合、本装置がテストモードに移行し
ないように制御がなされる。
ＷＢＲ判定信号WBRZが“Ｌ”レベルで、且つ判定信号SU
PZが“Ｌ”レベルの時（つまり、スパイク状のノイズ混
入等に起因して上記低電圧検出状態が所定時間以上保持
されなかった場合）に、トランジスタ53,54 の各ドレイ
ン端の信号は“Ｈ”レベルとなり、それによって最終段
のＣＭＯＳインバータのｎチャネルトランジスタ58がタ
ーンオンし、テストモード判定信号TSを“Ｌ”レベルに
ひき下げる。この場合、本装置がテストモードに移行し
ないように制御がなされる。
【００２５】これに対し、上記低電圧検出状態が所定時
間以上保持された場合、つまり判定信号SUPZが“Ｈ”レ
ベルを呈している時、トランジスタ54のオンによってｐ
チャネルトランジスタ57がオン状態となり、テストモー
ド判定信号TSは“Ｈ”レベルとなる。この“Ｈ”レベル
の信号TSは、本装置がテストモードに移行することを指
示している。
間以上保持された場合、つまり判定信号SUPZが“Ｈ”レ
ベルを呈している時、トランジスタ54のオンによってｐ
チャネルトランジスタ57がオン状態となり、テストモー
ド判定信号TSは“Ｈ”レベルとなる。この“Ｈ”レベル
の信号TSは、本装置がテストモードに移行することを指
示している。
【００２６】なお、本実施例では基準電圧が一定レベル
以下の低電位（＜Ｖss−３Ｖth）に所定時間以上保持さ
れた時に低電圧検出を指示する判定信号SUPZを出力する
ように構成したが、電圧検出の形態はこれに限定されな
い。本発明の要旨からも明らかなように、例えば、基準
電圧が一定レベル以上の高電位に所定時間以上保持され
た時に高電圧検出を指示する判定信号を出力するように
構成してもよい。
以下の低電位（＜Ｖss−３Ｖth）に所定時間以上保持さ
れた時に低電圧検出を指示する判定信号SUPZを出力する
ように構成したが、電圧検出の形態はこれに限定されな
い。本発明の要旨からも明らかなように、例えば、基準
電圧が一定レベル以上の高電位に所定時間以上保持され
た時に高電圧検出を指示する判定信号を出力するように
構成してもよい。
【００２７】
【発明の効果】以上説明したように本発明の電圧検出回
路によれば、基準電圧が低電圧または高電圧の或るレベ
ルに変化した場合にその状態が一定時間以上保持されて
いるか否かを検出することができる。また、このような
電圧検出回路を備えた半導体記憶装置において、ＷＣＢ
Ｒ方式でエントリーサイクルにある時にスパイク状のノ
イズが混入した場合でも当初のテストモードとは異なる
別のテストモードにエントリーすることが無くなり、誤
動作には到らない。これによって、各テストモードに応
じたテストを正常に行うことができる。
路によれば、基準電圧が低電圧または高電圧の或るレベ
ルに変化した場合にその状態が一定時間以上保持されて
いるか否かを検出することができる。また、このような
電圧検出回路を備えた半導体記憶装置において、ＷＣＢ
Ｒ方式でエントリーサイクルにある時にスパイク状のノ
イズが混入した場合でも当初のテストモードとは異なる
別のテストモードにエントリーすることが無くなり、誤
動作には到らない。これによって、各テストモードに応
じたテストを正常に行うことができる。
【図１】本発明の一実施例としての低電圧検出回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の回路の動作タイミング図である。
【図３】図１の低電圧検出回路が適用される半導体記憶
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図４】図３におけるテスト判定回路の一構成例を示す
回路図である。
回路図である。
【図５】従来形の一例としての低電圧検出回路の構成を
示す回路図である。
示す回路図である。
【図６】図５の回路の問題点を説明するための動作タイ
ミング図である。
ミング図である。
２〜４, ６, ８，10, 12, 14, 16, 18, 20…ｐチャネル
トランジスタ ５, ７, ９, 11, 13, 15, 17, 19, 21…ｎチャネルトラ
ンジスタ C1〜C3…ＭＯＳキャパシタ Ｒ…抵抗器 SUPZ…（低電圧検出を指示する）判定信号 Ｖss…基準電圧 41…低電圧検出回路 42…ＷＢＲ判定回路 43…ＣＢＲ判定回路 44…テスト判定回路 CASX…コラムアドレスストローブ信号 RASX…ロウアドレスストローブ信号 WEX …ライトイネーブル信号
トランジスタ ５, ７, ９, 11, 13, 15, 17, 19, 21…ｎチャネルトラ
ンジスタ C1〜C3…ＭＯＳキャパシタ Ｒ…抵抗器 SUPZ…（低電圧検出を指示する）判定信号 Ｖss…基準電圧 41…低電圧検出回路 42…ＷＢＲ判定回路 43…ＣＢＲ判定回路 44…テスト判定回路 CASX…コラムアドレスストローブ信号 RASX…ロウアドレスストローブ信号 WEX …ライトイネーブル信号
Claims (4)
- 【請求項１】 被検出電圧が基準電圧から一定レベル以
上の差を持つレベルに変化したことを検出する回路（２
〜７，Ｒ）と、 このレベル変化検出状態を所定時間遅延させる回路（８
〜15, C1〜C3）と、 該所定時間が経過するまで前記レベル変化検出状態が保
持されたかどうかを判定する回路(16 〜19) とを具備
し、 前記レベル変化検出状態が前記所定時間以上保持された
場合に当該レベル変化検出を指示する判定信号(SUPZ)を
出力するようにしたことを特徴とする電圧検出回路。 - 【請求項２】 前記判定回路は、前記所定時間が経過す
る前に前記レベル変化検出状態が解除された場合には前
記判定信号を無効にすることを特徴とする請求項１に記
載の電圧検出回路。 - 【請求項３】 前記レベル変化検出状態を保持する回路
は、直列に接続された複数段のＣＭＯＳインバータ(8,
9;10,11;12,13;14,15)を具備し、該ＣＭＯＳインバータ
の動作遅延時間によって前記所定時間を設定するように
したことを特徴とする請求項２に記載の電圧検出回路。 - 【請求項４】 請求項２に記載の電圧検出回路を備えた
半導体記憶装置であって、 ロウアドレスストローブ信号(RASX)より前にライトイネ
ーブル信号(WEX) とコラムアドレスストローブ信号(CAS
X)が入力されたか否かを判定する回路(42,43)と、 該判定の結果に基づいてテストモードに移行するか否か
を判定する回路(44)とを具備し、 前記電圧検出回路から前記判定信号が出力された場合に
所定のテストモードに移行し、該判定信号が無効の場合
には別のテストモードに移行することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241294A JPH0580085A (ja) | 1991-09-20 | 1991-09-20 | 電圧検出回路および該回路を備えた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241294A JPH0580085A (ja) | 1991-09-20 | 1991-09-20 | 電圧検出回路および該回路を備えた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580085A true JPH0580085A (ja) | 1993-03-30 |
Family
ID=17072136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241294A Pending JPH0580085A (ja) | 1991-09-20 | 1991-09-20 | 電圧検出回路および該回路を備えた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793997A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| US6522591B2 (en) | 2000-06-27 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245499A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02236178A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-09-20 JP JP3241294A patent/JPH0580085A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245499A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02236178A (ja) * | 1989-03-09 | 1990-09-19 | Fujitsu Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793997A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | スタティック型半導体記憶装置 |
| US6522591B2 (en) | 2000-06-27 | 2003-02-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000627 |