JPH05800B2 - - Google Patents
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- JPH05800B2 JPH05800B2 JP57027612A JP2761282A JPH05800B2 JP H05800 B2 JPH05800 B2 JP H05800B2 JP 57027612 A JP57027612 A JP 57027612A JP 2761282 A JP2761282 A JP 2761282A JP H05800 B2 JPH05800 B2 JP H05800B2
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- voltage state
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
本発明は一般的には少なくとも一つの情報を循
環電流の形で記憶するジヨセフソン記憶回路の駆
動方法に関する。より具体的には記憶された２進
情報を非破壊的に読み出す（以下NDROという）
ことのできるジヨセフソン記憶回路に関する。更
に特定すれば、本発明は上記記憶装置において超
伝導閉ループを形成している分枝の対の１つに１
つの書き込みゲートを有するジヨセフソン
NDRO記憶回路に関するものである。更に特定
すれば本発明は上記記憶回路において、第１のゲ
ートの制御線内に第２のゲートを配置したジヨセ
フソンNDRO記憶回路の駆動方法に関するもの
である。
環電流の形で記憶するジヨセフソン記憶回路の駆
動方法に関する。より具体的には記憶された２進
情報を非破壊的に読み出す（以下NDROという）
ことのできるジヨセフソン記憶回路に関する。更
に特定すれば、本発明は上記記憶装置において超
伝導閉ループを形成している分枝の対の１つに１
つの書き込みゲートを有するジヨセフソン
NDRO記憶回路に関するものである。更に特定
すれば本発明は上記記憶回路において、第１のゲ
ートの制御線内に第２のゲートを配置したジヨセ
フソンNDRO記憶回路の駆動方法に関するもの
である。
第１図はジヨセフソンNDRO記憶回路の従来
例の一つを説明する為の図である。この例ではス
イツチ素子８とスイツチ素子９はそれぞれ第２図
ａ，ｂの特性を有し、書き込み時に行ライン７に
流す電流と読み出し時に行ライン７に流す電流と
はその大きさが異り、２つのレベルの電流を用い
る必要があつた。
例の一つを説明する為の図である。この例ではス
イツチ素子８とスイツチ素子９はそれぞれ第２図
ａ，ｂの特性を有し、書き込み時に行ライン７に
流す電流と読み出し時に行ライン７に流す電流と
はその大きさが異り、２つのレベルの電流を用い
る必要があつた。
すなわち、スイツチ素子８と９はそれぞれ下記
のイ，ロの特性を有する。
のイ，ロの特性を有する。
イ 制御電流（１−Ｋ）IYと（１−Ｋ）IY＋Icirc
に対し零電圧状態にあるバイアス電流IX1領域
と制御電流（１−Ｋ）IYに対して零電圧状態に
あり制御電流（１−Ｋ）IY＋Icircに対して電圧
状態にあるバイアス電流IX0領域とを有する
（第２図ｂ） ロ 上記バイアス電流IX0を制御電流として該制
御電流IX0に対してバイアス電流がKIYの場合に
も更にKIY−Icircの場合にも零電圧状態にあ
り、制御電流IX1＋IY′に対してバイアス電流が
KIYの場合にも更にKIY−Icircの場合にも電圧
状態にある（第２図ａ） 但しIYは列ライン５に流れ超伝導閉ループ２に
流入するバイアス電流であり、Ｋは（分枝４の自
己インダクタンス）／（分枝３と分枝４の自己イ
ンダクタンスの和）より求まる回路定数であり、
Icircは超伝導閉ループ２に保持される循環電流
でありIX0は読み出し時は行ライン７を流れる電
流であり、IX1は書き込み時に行ライン７を流れ
る電流でありIY′は列ライン６を流れる制御電流
である。初期状態によらず超伝導閉ループ２に循
環電流Icircを流すにはバイアス電流IY及び制御電
流IX1とIY′を同時にそれぞれ列ライン５及び制御
線７，６に流しスイツチ素子８の制御特性によ
り、スイツチ素子８を一時電圧状態としてIYから
スイツチ素子８の最低駆動電流Iminを差し引い
た残りの電流IY−Iminを分枝４に流した後上記バ
イアス電流IY及び制御電流IXとIY′を全て０にす
る。その結果超伝導閉ループ２内に循環電流
Icircが保持される。初期状態によらず超伝導閉
ループ２に循環電流Icircを流さない為にはバイ
アス電流IYを０にして制御電流IX1とIY′のみを流
し、スイツチ素子８を電圧状態にし、超伝導閉ル
ープ２に循環電流Icircが既にある場合にはIcirc
を０とし、既に循環電流Icircが０の場合には超
伝導閉ループ２内に流れ込む電流がないのでその
後制御電流IXとIY′を全て０とすれば該超伝導閉
ループ２内に循環電流は存在しない。
に対し零電圧状態にあるバイアス電流IX1領域
と制御電流（１−Ｋ）IYに対して零電圧状態に
あり制御電流（１−Ｋ）IY＋Icircに対して電圧
状態にあるバイアス電流IX0領域とを有する
（第２図ｂ） ロ 上記バイアス電流IX0を制御電流として該制
御電流IX0に対してバイアス電流がKIYの場合に
も更にKIY−Icircの場合にも零電圧状態にあ
り、制御電流IX1＋IY′に対してバイアス電流が
KIYの場合にも更にKIY−Icircの場合にも電圧
状態にある（第２図ａ） 但しIYは列ライン５に流れ超伝導閉ループ２に
流入するバイアス電流であり、Ｋは（分枝４の自
己インダクタンス）／（分枝３と分枝４の自己イ
ンダクタンスの和）より求まる回路定数であり、
Icircは超伝導閉ループ２に保持される循環電流
でありIX0は読み出し時は行ライン７を流れる電
流であり、IX1は書き込み時に行ライン７を流れ
る電流でありIY′は列ライン６を流れる制御電流
である。初期状態によらず超伝導閉ループ２に循
環電流Icircを流すにはバイアス電流IY及び制御電
流IX1とIY′を同時にそれぞれ列ライン５及び制御
線７，６に流しスイツチ素子８の制御特性によ
り、スイツチ素子８を一時電圧状態としてIYから
スイツチ素子８の最低駆動電流Iminを差し引い
た残りの電流IY−Iminを分枝４に流した後上記バ
イアス電流IY及び制御電流IXとIY′を全て０にす
る。その結果超伝導閉ループ２内に循環電流
Icircが保持される。初期状態によらず超伝導閉
ループ２に循環電流Icircを流さない為にはバイ
アス電流IYを０にして制御電流IX1とIY′のみを流
し、スイツチ素子８を電圧状態にし、超伝導閉ル
ープ２に循環電流Icircが既にある場合にはIcirc
を０とし、既に循環電流Icircが０の場合には超
伝導閉ループ２内に流れ込む電流がないのでその
後制御電流IXとIY′を全て０とすれば該超伝導閉
ループ２内に循環電流は存在しない。
超伝導閉ループ２内に循環電流Icircが流れて
いるか否かを読み出す為にはバイアス電流IYと制
御電流IX0を同時にそれぞれ列ライン５と行ライ
ン７に流す。その結果循環電流Icircが保持され
ている場合は分枝４に流れる電流は（１−Ｋ）IY
＋Icircとなりスイツチ素子９は第２図ｂに示す
制御特性により電圧状態になり、あるいは循環電
流Icircが保持されていなければ分枝４に流れる
電流は（１−Ｋ）IYでスイツチ素子９は第２図ｂ
に示す制御特性により零電圧状態を維持し、この
二つの状態が弁別される。
いるか否かを読み出す為にはバイアス電流IYと制
御電流IX0を同時にそれぞれ列ライン５と行ライ
ン７に流す。その結果循環電流Icircが保持され
ている場合は分枝４に流れる電流は（１−Ｋ）IY
＋Icircとなりスイツチ素子９は第２図ｂに示す
制御特性により電圧状態になり、あるいは循環電
流Icircが保持されていなければ分枝４に流れる
電流は（１−Ｋ）IYでスイツチ素子９は第２図ｂ
に示す制御特性により零電圧状態を維持し、この
二つの状態が弁別される。
書き込み過程においてスイツチ素子９は第２図
ｂに示す制御特性により零電圧状態を維持し、一
方読み出し過程において行ライン７に電流IX0を
流してもスイツチ素子８は第２図ａに示す制御特
性により零電圧状態を維持する。
ｂに示す制御特性により零電圧状態を維持し、一
方読み出し過程において行ライン７に電流IX0を
流してもスイツチ素子８は第２図ａに示す制御特
性により零電圧状態を維持する。
すなわち従来技術では行ラインに流す電流は書
き込み時と読み出し時では電流レベルを違える必
要があつた。
き込み時と読み出し時では電流レベルを違える必
要があつた。
本発明の目的は従来の回路機能を維持しながら
その動作機構を簡略化せしめた新規なるジヨセフ
ソン記憶回路の駆動方法を提供する事にある。
その動作機構を簡略化せしめた新規なるジヨセフ
ソン記憶回路の駆動方法を提供する事にある。
本発明によれば第１の分枝と第２の分枝から成
る超伝導閉ループと上記第１の分枝中に配置され
たジヨセフソン電流を流しうる第１のスイツチ素
子と、上記第１のスイツチ素子と電磁的に結合す
るように配置された複数の制御線と該制御線の内
の少なくとも一本の制御線内に、上記第２の分枝
と電磁的に結合するように配置されたジヨセフソ
ン電流を流しうる第２のスイツチ素子とから成
り、上記第１のスイツチ素子を書き込みゲートと
して用いて流れる向きの異なる循環電流として
か、あるいは循環電流の有無として進情報を上記
超伝導閉ループに貯え、上記第のスイツチ素子を
読み出しゲートとして用いるジヨセフソン記憶装
置に於いて、上記第２のスイツチ素子は第１の方
向のバイアス電流に対しては上記循環電流の有無
にかかわらず零電圧状態を維持し、第１の方向と
逆向きのバイアス電流に対しては上記循環電流の
ない場合は零電圧状態を維持し、上記循環電流の
ある場合は電圧状態となる非対称特性を有し、上
記第２のスイツチ素子を含む上記第１のスイツチ
素子の制御線に流れる電流の向きが書き込み時と
読み出し時とで異なるように駆動する事と特徴と
するジヨセフソン記憶回路の駆動方法が得られ
る。
る超伝導閉ループと上記第１の分枝中に配置され
たジヨセフソン電流を流しうる第１のスイツチ素
子と、上記第１のスイツチ素子と電磁的に結合す
るように配置された複数の制御線と該制御線の内
の少なくとも一本の制御線内に、上記第２の分枝
と電磁的に結合するように配置されたジヨセフソ
ン電流を流しうる第２のスイツチ素子とから成
り、上記第１のスイツチ素子を書き込みゲートと
して用いて流れる向きの異なる循環電流として
か、あるいは循環電流の有無として進情報を上記
超伝導閉ループに貯え、上記第のスイツチ素子を
読み出しゲートとして用いるジヨセフソン記憶装
置に於いて、上記第２のスイツチ素子は第１の方
向のバイアス電流に対しては上記循環電流の有無
にかかわらず零電圧状態を維持し、第１の方向と
逆向きのバイアス電流に対しては上記循環電流の
ない場合は零電圧状態を維持し、上記循環電流の
ある場合は電圧状態となる非対称特性を有し、上
記第２のスイツチ素子を含む上記第１のスイツチ
素子の制御線に流れる電流の向きが書き込み時と
読み出し時とで異なるように駆動する事と特徴と
するジヨセフソン記憶回路の駆動方法が得られ
る。
以下図面を参照して本発明を詳細に説明する。
本発明の原理はそれぞれ第３図ａ，ｂに示す制御
特性、すなわち イ 非対称性の為にIX＝IX0の場合は制御電流
（１−Ｋ）IYと（１−Ｋ）IY＋Icircに対して零
電圧状態にあり、IX＝−IX0の場合には制御電
流（１−Ｋ）IYに対して零電圧状態にあり、一
方制御電流（１−Ｋ）IY＋Icircに対しては電圧
状態にある正と負のバイアス電流IX0領域を有
する特性（第３図ｂ） ロ 上記正と負のバイアス電流IX0を制御電流と
して該正と負の制御電流IX0に対してバイアス
電流がKIYの場合にもKIY−Icircの場合にも零
電圧状態にあり制御電流IX0＋IY′に対してバイ
アス電流がKIYの場合にもKIY−Icircの場合に
も電圧状態にある特性（第３図ａ） を有する２つのスイツチ素子を第１図に示す如く
超伝導閉ループ２内の第１の分枝３内に上記特性
ロを有するスイツチ素子８を用いて書き込みゲー
トを設け、更に上記書き込みスイツチ８と電磁的
に結合した制御線６及び７を設け、その内の一つ
の制御線７内に上記超伝導閉ループ２内を構成す
る第２の分枝４と電磁的に結合し、且つ特性イを
有するスイツチ素子９を用いて読み出しゲートを
設ける事にある。但しIYは列ライン５を流れ超伝
導閉ループ２に流入するバイアス電流であり、Ｋ
は（分枝４の自己インダクタンス）／（分枝３と
分枝４の自己インダクタンスの和）より求まる回
路定数であり、Icircは超伝導閉ループ２に保持
される循環電流であり、IX0は書き込み時に行ラ
イン７を流れる電流であり、−Ixpは読み出し時に
行ライン７を流れる電流であり、IY′は列ライン
６を流れる制御電流である。
本発明の原理はそれぞれ第３図ａ，ｂに示す制御
特性、すなわち イ 非対称性の為にIX＝IX0の場合は制御電流
（１−Ｋ）IYと（１−Ｋ）IY＋Icircに対して零
電圧状態にあり、IX＝−IX0の場合には制御電
流（１−Ｋ）IYに対して零電圧状態にあり、一
方制御電流（１−Ｋ）IY＋Icircに対しては電圧
状態にある正と負のバイアス電流IX0領域を有
する特性（第３図ｂ） ロ 上記正と負のバイアス電流IX0を制御電流と
して該正と負の制御電流IX0に対してバイアス
電流がKIYの場合にもKIY−Icircの場合にも零
電圧状態にあり制御電流IX0＋IY′に対してバイ
アス電流がKIYの場合にもKIY−Icircの場合に
も電圧状態にある特性（第３図ａ） を有する２つのスイツチ素子を第１図に示す如く
超伝導閉ループ２内の第１の分枝３内に上記特性
ロを有するスイツチ素子８を用いて書き込みゲー
トを設け、更に上記書き込みスイツチ８と電磁的
に結合した制御線６及び７を設け、その内の一つ
の制御線７内に上記超伝導閉ループ２内を構成す
る第２の分枝４と電磁的に結合し、且つ特性イを
有するスイツチ素子９を用いて読み出しゲートを
設ける事にある。但しIYは列ライン５を流れ超伝
導閉ループ２に流入するバイアス電流であり、Ｋ
は（分枝４の自己インダクタンス）／（分枝３と
分枝４の自己インダクタンスの和）より求まる回
路定数であり、Icircは超伝導閉ループ２に保持
される循環電流であり、IX0は書き込み時に行ラ
イン７を流れる電流であり、−Ixpは読み出し時に
行ライン７を流れる電流であり、IY′は列ライン
６を流れる制御電流である。
次に実例をあげて説明する。第４図に本発明を
説明するための図で駆動しようとするジヨセフソ
ンNDRO記憶装置の２×２アレイを示す。
説明するための図で駆動しようとするジヨセフソ
ンNDRO記憶装置の２×２アレイを示す。
スイツチ素子８及び９はそれぞれ第３図ａ，ｂ
の制御特性を持つように設計される。Ａの記憶状
態によらずＡの超伝導閉ループ２に循環電流
Icircを流すにはＡの超伝導閉ループ２を含む記
憶セル１に作用するバイアス電流IY及び制御電流
IX0とIY′を同時にそれぞれＡに関係する列ライン
５及び制御線７，６にそれぞれ電源１０，１２，
１１より流しＡのスイツチ素子８の制御特性によ
りＡのスイツチ素子８を一時電圧状態としてIYか
らＡのスイツチ素子８の最低駆動電流Iminを差
し引いた残りの電流IY−IminをＡの分枝４に流し
た後、上記バイアス電流IY及び制御電流IXとIY′を
全て０にする。その結果Ａの超伝導閉ループ２内
に循環電流Icircが保持される。
の制御特性を持つように設計される。Ａの記憶状
態によらずＡの超伝導閉ループ２に循環電流
Icircを流すにはＡの超伝導閉ループ２を含む記
憶セル１に作用するバイアス電流IY及び制御電流
IX0とIY′を同時にそれぞれＡに関係する列ライン
５及び制御線７，６にそれぞれ電源１０，１２，
１１より流しＡのスイツチ素子８の制御特性によ
りＡのスイツチ素子８を一時電圧状態としてIYか
らＡのスイツチ素子８の最低駆動電流Iminを差
し引いた残りの電流IY−IminをＡの分枝４に流し
た後、上記バイアス電流IY及び制御電流IXとIY′を
全て０にする。その結果Ａの超伝導閉ループ２内
に循環電流Icircが保持される。
Ａの記憶状態によらずＡの超伝導閉ループ２に
循環電流Icircを流さない為にはＡの記憶セル１
に作用する行ライン７と列ライン６にそれぞれ制
御電流IX0とIY′のみを流し、Ａに関係する列ライ
ン５にバイアス電流IYを流さずにおく。その結果
Ａのスイツチ素子８は電圧状態になり超伝導閉ル
ープ２に循環電流Icircが既にある場合にはIcirc
を０とし、既に循環電流Icircが０の場合にはＡ
の超伝導閉ループ２内に流れ込む電流がないの
で、その後制御電流IXとIY′を全て０にすれば該
超伝導ループ２内に循環電流は存在しない。以上
の過程に於いてＡの行ライン７にIX0を流しても
Ａのスイツチ素子９はその制御特性により零電圧
状態を維持する。Ａの超伝導閉ループ２内に循環
電流Icircが流れているか否かを読み出す為には
該超伝導閉ループ２を含む記憶セル１に作用する
バイアス電流IYと制御電流−IX0を同時にそれぞれ
Ａに関係する列ライン５と行ライン７に流す。そ
の結果循環電流Icircが保持されている場合はＡ
の分枝４に流れる電流は（１−Ｋ）IY＋Icircとな
りＡのスイツチ素子９は第３図ｂに示す制御特性
により電圧状態になり、あるいは循環電流Icirc
が保持されていなければＡの分枝４に流れる電流
は（１−Ｋ）IYでスイツチ素子９は第３図ｂに示
す制御特性により零電圧状態を維持し、この二つ
の状態がＡに関係する検出器１３で弁別される。
この場合Ａに関係する行ライン７に電流−IX0を
流してもＡのスイツチ素子８は第３図ａに示す制
御特性によりスイツチする事はない。以上の結果
ジヨセフソンNDRO記憶回路において配線の本
数とそれに対応する電源の個数を減らしたメモリ
回路の機能を維持して回路動作機構を簡略せしめ
る事が出来る。
循環電流Icircを流さない為にはＡの記憶セル１
に作用する行ライン７と列ライン６にそれぞれ制
御電流IX0とIY′のみを流し、Ａに関係する列ライ
ン５にバイアス電流IYを流さずにおく。その結果
Ａのスイツチ素子８は電圧状態になり超伝導閉ル
ープ２に循環電流Icircが既にある場合にはIcirc
を０とし、既に循環電流Icircが０の場合にはＡ
の超伝導閉ループ２内に流れ込む電流がないの
で、その後制御電流IXとIY′を全て０にすれば該
超伝導ループ２内に循環電流は存在しない。以上
の過程に於いてＡの行ライン７にIX0を流しても
Ａのスイツチ素子９はその制御特性により零電圧
状態を維持する。Ａの超伝導閉ループ２内に循環
電流Icircが流れているか否かを読み出す為には
該超伝導閉ループ２を含む記憶セル１に作用する
バイアス電流IYと制御電流−IX0を同時にそれぞれ
Ａに関係する列ライン５と行ライン７に流す。そ
の結果循環電流Icircが保持されている場合はＡ
の分枝４に流れる電流は（１−Ｋ）IY＋Icircとな
りＡのスイツチ素子９は第３図ｂに示す制御特性
により電圧状態になり、あるいは循環電流Icirc
が保持されていなければＡの分枝４に流れる電流
は（１−Ｋ）IYでスイツチ素子９は第３図ｂに示
す制御特性により零電圧状態を維持し、この二つ
の状態がＡに関係する検出器１３で弁別される。
この場合Ａに関係する行ライン７に電流−IX0を
流してもＡのスイツチ素子８は第３図ａに示す制
御特性によりスイツチする事はない。以上の結果
ジヨセフソンNDRO記憶回路において配線の本
数とそれに対応する電源の個数を減らしたメモリ
回路の機能を維持して回路動作機構を簡略せしめ
る事が出来る。
第６図に本発明の他の好ましい実施例を説明す
るための図で記憶すべき２進情報が循環電流の向
きによるジヨセフソンNDRO記憶回路の２×２
アレイを示す。スイツチ素子８及び９はそれぞれ
第５図ａ，ｂの制御特性を持つように設計され
る。Ａの記憶状態によらずＡの超伝導閉ループ２
に時計回りのIcirc（以下＋Icircという）を流す為
にはＡに関係する制御線６と行ライン７に制御電
流ID及びIX0とＡに関係する列ライン５にバイアス
電流IYを同時に流しＡのスイツチ素子８の制御特
性に従つてＡのスイツチ素子８を一時電圧状態と
しバイアス電流IYからＡのスイツチ素子８の最低
駆動電流Iminを差し引いた電流IY−IminをＡの
分枝４に流しその後制御電流ID及びIXとバイアス
電流IYとを全て０とする。その結果Ａの超伝導閉
ループ内に＋Icircが保持される。
るための図で記憶すべき２進情報が循環電流の向
きによるジヨセフソンNDRO記憶回路の２×２
アレイを示す。スイツチ素子８及び９はそれぞれ
第５図ａ，ｂの制御特性を持つように設計され
る。Ａの記憶状態によらずＡの超伝導閉ループ２
に時計回りのIcirc（以下＋Icircという）を流す為
にはＡに関係する制御線６と行ライン７に制御電
流ID及びIX0とＡに関係する列ライン５にバイアス
電流IYを同時に流しＡのスイツチ素子８の制御特
性に従つてＡのスイツチ素子８を一時電圧状態と
しバイアス電流IYからＡのスイツチ素子８の最低
駆動電流Iminを差し引いた電流IY−IminをＡの
分枝４に流しその後制御電流ID及びIXとバイアス
電流IYとを全て０とする。その結果Ａの超伝導閉
ループ内に＋Icircが保持される。
Ａの記憶状態によらずＡの超伝導閉ループ２に
反時計回りの循環電流Icirc（以下−Icircという）
を流す為にはＡに関係する制御線６と行ライン７
に制御電流ID及びIX0とＡに関係する列ライン５に
バイアス電流−IYを同時に流し、Ａのスイツチ素
子８の制御特性に従つてＡのスイツチ素子８を一
時電圧状態とし、バイアス電流IYからＡのスイツ
チ素子８の最低駆動電流−Iminを差し引いた電
流−（IY−Imin）をＡの分枝４に流し、その後制
御電流ID及びIXとバイアス電流−IYを全て０とす
る。その結果Ａの超伝導閉ループ内に−Icircが
保持される。以上の二通りの書き込み過程におい
て、スイツチ素子９は第５図ｂに示す制御特性に
より、零電圧状態を維持する。
反時計回りの循環電流Icirc（以下−Icircという）
を流す為にはＡに関係する制御線６と行ライン７
に制御電流ID及びIX0とＡに関係する列ライン５に
バイアス電流−IYを同時に流し、Ａのスイツチ素
子８の制御特性に従つてＡのスイツチ素子８を一
時電圧状態とし、バイアス電流IYからＡのスイツ
チ素子８の最低駆動電流−Iminを差し引いた電
流−（IY−Imin）をＡの分枝４に流し、その後制
御電流ID及びIXとバイアス電流−IYを全て０とす
る。その結果Ａの超伝導閉ループ内に−Icircが
保持される。以上の二通りの書き込み過程におい
て、スイツチ素子９は第５図ｂに示す制御特性に
より、零電圧状態を維持する。
Ａの超伝導閉ループ２に循環電流Icircがいず
れの向きに流れているかを判定するには、Ａに関
係する列ライン５にバイアス電流IY、Ａに関係す
る行ライン７に読み出し電流−IX0を同時に流し
その結果＋Icircが保持されている場合はＡの分
枝４に（１−Ｋ）IY＋Icircの電流が流れスイツチ
素子９は第５図ｂに示す制御特性に従つて電圧状
態となり−Icircが保持されている場合はＡの分
枝４に（１−Ｋ）IY−Icircの電流が流れスイツチ
素子９は零電圧状態を維持し、この二つの状態が
Ａに関係する検出器１５で弁別される。この読み
出し過程に於いてＡに関係する行ライン７に電流
−IX0を流してもＡのスイツチ素子８は第５図ａ
に示す制御特性によりスイツチする事はない。
れの向きに流れているかを判定するには、Ａに関
係する列ライン５にバイアス電流IY、Ａに関係す
る行ライン７に読み出し電流−IX0を同時に流し
その結果＋Icircが保持されている場合はＡの分
枝４に（１−Ｋ）IY＋Icircの電流が流れスイツチ
素子９は第５図ｂに示す制御特性に従つて電圧状
態となり−Icircが保持されている場合はＡの分
枝４に（１−Ｋ）IY−Icircの電流が流れスイツチ
素子９は零電圧状態を維持し、この二つの状態が
Ａに関係する検出器１５で弁別される。この読み
出し過程に於いてＡに関係する行ライン７に電流
−IX0を流してもＡのスイツチ素子８は第５図ａ
に示す制御特性によりスイツチする事はない。
以上実施例につき説明したが、本発明の主要部
分は第１のゲートの制御線内に第２のゲートを設
けたジヨセフソンNDRO記憶回路に於いて第２
のゲートを含む第１のゲートの制御線を流れる電
流の向きを書き込み時と読み出し時とで違えた事
によりメモリ機能を実現できる事である。
分は第１のゲートの制御線内に第２のゲートを設
けたジヨセフソンNDRO記憶回路に於いて第２
のゲートを含む第１のゲートの制御線を流れる電
流の向きを書き込み時と読み出し時とで違えた事
によりメモリ機能を実現できる事である。
第１図は従来技術及び本発明を説明する為のジ
ヨセフソンNDRO記憶回路の１つのセルを示す
図である。第２図ａ，ｂはそれぞれ第１図のセル
に用いられた従来技術によるスイツチ素子の制御
特性を示す図である。第３図は本発明の一実施例
を説明するためのスイツチ素子の制御特性を示す
図である。第４図は本発明の一実施例を説明する
ための図でジヨセフソンNDRO記憶回路の２×
２アレイを示す図である。第５図は本発明の他の
実施例を説明するためのスイツチ素子の制御特性
を示す図である。第６図は本発明の他の実施例を
説明するためのジヨセフソンNDRO記憶回路の
２×２アレイを示す図である。 図において、１は記憶セル、２は超伝導閉ルー
プ、３，４は分枝路、５は列ライン、６は制御列
ライン、７は行ライン、８，９はスイツチ素子、
１０，１１，１２は電源、１３は検出器である。
ヨセフソンNDRO記憶回路の１つのセルを示す
図である。第２図ａ，ｂはそれぞれ第１図のセル
に用いられた従来技術によるスイツチ素子の制御
特性を示す図である。第３図は本発明の一実施例
を説明するためのスイツチ素子の制御特性を示す
図である。第４図は本発明の一実施例を説明する
ための図でジヨセフソンNDRO記憶回路の２×
２アレイを示す図である。第５図は本発明の他の
実施例を説明するためのスイツチ素子の制御特性
を示す図である。第６図は本発明の他の実施例を
説明するためのジヨセフソンNDRO記憶回路の
２×２アレイを示す図である。 図において、１は記憶セル、２は超伝導閉ルー
プ、３，４は分枝路、５は列ライン、６は制御列
ライン、７は行ライン、８，９はスイツチ素子、
１０，１１，１２は電源、１３は検出器である。
Claims (1)
- １ 第１の分枝と第２の分枝からなる超伝導閉ル
ープと、上記第１の分枝中に配置されたジヨセフ
ソン電流を流しうる第１のスイツチ素子と、上記
第１のスイツチ素子と電磁的に結合するように配
置された複数の制御線と該制御線の内の少なくと
も一本の制御線内に、上記第２の分枝と電磁的に
結合するように配置されたジヨセフソン電流を流
しうる第２のスイツチ素子とから成り、上記第１
のスイツチ素子を書き込みゲートとして用いて流
れる向きの異なる循環電流、あるいは循環電流の
有無として２進情報を上記超伝導閉ループに貯
え、上記第２のスイツチ素子を読み出しゲートと
して用いるジヨセフソン記憶回路の駆動に於い
て、上記第２のスイツチ素子は第１の方向のバイ
アス電流に対しては上記循環電流の有無にかかわ
らず零電圧状態を維持し、第１の方向と逆向きの
バイアス電流に対しては上記循環電流のない場合
は零電圧状態を維持し、上記循環電流のある場合
は電圧状態となる非対称特性を有し、上記第２の
スイツチ素子を含む上記第１のスイツチ素子の制
御線に流れる電流の向きが書き込み時と読み出し
時とで異なるように駆動する事を特徴とするジヨ
セフソン記憶回路の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027612A JPS58146093A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路の駆動方法 |
| US06/467,631 US4601015A (en) | 1982-02-23 | 1983-02-18 | Josephson memory circuit |
| DE8383101704T DE3380156D1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
| EP83101704A EP0087163B1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027612A JPS58146093A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146093A JPS58146093A (ja) | 1983-08-31 |
| JPH05800B2 true JPH05800B2 (ja) | 1993-01-06 |
Family
ID=12225751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027612A Granted JPS58146093A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146093A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS613396A (ja) * | 1984-06-15 | 1986-01-09 | Agency Of Ind Science & Technol | 両極性電流駆動型ジヨセフソン記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130893A (en) * | 1977-03-29 | 1978-12-19 | International Business Machines Corporation | Josephson memory cells having improved NDRO sensing |
-
1982
- 1982-02-23 JP JP57027612A patent/JPS58146093A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146093A (ja) | 1983-08-31 |
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