JPH0580130A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特にテスト回路を有する半導体集積回路に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a semiconductor integrated circuit having a test circuit.
【０００２】[0002]
【従来の技術】従来の内部回路をテストするためのテス
ト回路を有する半導体集積回路の一例を図３に示す。こ
の従来例は、外部入力端子Ａ1 乃至Ａm に接続され、テ
ストモードを設定する。テスト・モード制御回路４と、
内部回路のテストをテストモードに応じて行うテスト回
路５を備えて構成されている。図３において、外部入力
端Ａ1 乃至Ａm にある特定の条件で電圧が加えられたと
き、テスト・モードが設定され、その状態がリセットさ
れるまで内部回路６のテストが行なわれる構成となって
いる。2. Description of the Related Art An example of a semiconductor integrated circuit having a test circuit for testing a conventional internal circuit is shown in FIG. This prior art is connected to the external input terminal A 1 to A m, setting the test mode. A test mode control circuit 4,
The test circuit 5 is configured to include a test circuit 5 that tests an internal circuit according to a test mode. 3, when a voltage is applied under specific conditions that are external input terminals A 1 through A m, are set a test mode, a configuration in which the test of the internal circuit 6 is performed until the condition is reset ing.
【０００３】上記のテスト機能は、半導体集積回路の選
別試験時等に使用し、通常の実使用時には用いられない
ため、端子数を削減する目的で外部入力端子Ａ1 〜Ａn
は通常の入出力端子を共用使用している。従って、実使
用時に誤って、テスト・モードの入り、誤動作の原因と
なる事がある。よって実使用時には、テスト・モード設
定に関係する入力端子Ａ1 〜Ａn への入力電圧，入力タ
イミングに制限が加えられている。The above-mentioned test function is used during a screening test of a semiconductor integrated circuit and is not used during normal actual use. Therefore, the external input terminals A 1 to A n are used for the purpose of reducing the number of terminals.
Uses common input / output terminals in common. Therefore, in actual use, the test mode may be erroneously entered and malfunction may occur. Therefore, in actual use, the input voltage and the input timing to the input terminals A 1 to A n related to the test mode setting are limited.
【０００４】さらに、テスト・モード制御回路４は、常
に接続される入力信号の状態により動作するため、非テ
スト・モードであっても電力を消費している。Further, since the test mode control circuit 4 operates according to the state of the input signal which is always connected, power is consumed even in the non-test mode.
【０００５】[0005]
【発明が解決しようとする課題】従来のテスト回路を備
える半導体集積回路では、テスト・モード設定の為に、
通常の入出力端子を共用して使用するため、通常動作中
に誤ってテストモードに入ってしまう可能性がある。ま
た、テスト・モード設定に使用する入出力端子に、入力
電圧，入力タイミングの制限が加えられており、さら
に、テスト・モード制御回路の動作により、余分な電力
を消費するという問題点があった。In the conventional semiconductor integrated circuit having the test circuit, the test mode setting is
Since normal I / O pins are shared and used, there is a possibility that the test mode may be mistakenly entered during normal operation. Further, the input voltage and the input timing are limited to the input / output terminals used for the test mode setting, and the operation of the test mode control circuit consumes extra power. ..
【０００６】本発明の目的は、通常動作中に誤ってテス
トモードに入ることを防止し、消費電力の削減が可能な
半導体集積回路を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit which can prevent accidental entry into a test mode during normal operation and reduce power consumption.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体集積回路
は、テスト・モード制御回路に入力される。テスト・モ
ード設定のための入力信号線のレベルを固定する電位確
定回路を備えて構成される。The semiconductor integrated circuit of the present invention is input to a test mode control circuit. It is provided with a potential fixing circuit for fixing the level of the input signal line for setting the test mode.
【０００８】[0008]
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の第１の実施例を示すブロック図で
ある。本実施例は、レーザートリミング装置により切断
可能なヒューズ１−１〜１−ｎを入力端子Ａ1 〜Ａm と
テスト・モード制御回路４との間に設け、切断後のフロ
ーティング節点を防止するための容量Ｃ1 〜Ｃn 、及び
抵抗Ｒ1 〜Ｒn によりスイッチ回路Ｓ１が構成されてい
る。Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the present invention. This embodiment is provided between the input terminal A 1 to A m and the test mode control circuit 4 cleavable fuse 1-1 to 1-n by laser trimming device, for preventing floating nodes after cutting The capacitors C 1 to C n and the resistors R 1 to R n form a switch circuit S1.
【０００９】テスト・モード制御回路４は、入力信号Ａ
1 〜Ａnがハイ・レベルの状態でパワー・オンした時の
み、テスト回路５の活性化信号３をハイレベル出力し、
テスト・モードを設定する。容量Ｃ1 〜Ｃn の容量を小
さく、抵抗Ｒ1 〜Ｒn の抵抗値は大きく決定することに
より、ヒューズ切断前の入力端Ａ1 〜Ａnに供給される
信号の駆動能力に対してさまたげとならないとする。The test mode control circuit 4 receives the input signal A
Only when 1 to A n is a power-on at the high level state, the activation signal 3 of the test circuit 5 and high-level output,
Set the test mode. The capacitances of the capacitors C 1 to C n are set to be small and the resistance values of the resistors R 1 to R n are set to be large, so that the drive capability of the signal supplied to the input terminals A 1 to A n before the fuse is cut off can be affected. And not.
【００１０】本実施例は、ヒューズ切断前は従来例と同
等の機能を持ち、ヒューズ切断後はテスト回路を持たな
い回路構成となる。This embodiment has a circuit configuration that has the same function as that of the conventional example before the fuse is cut and has no test circuit after the fuse is cut.
【００１１】図１におけるヒューズ１−１乃至１−ｎは
テスト・モードを使用した試験終了後レーザートリミン
グ装置により切断され、入力信号Ａ1 〜Ａn とテスト・
モード制御回路４は切り離される。ヒューズ切断後の節
点２−１〜２−ｎがフローティングとならないよう、抵
抗Ｒ1 〜Ｒn ，容量Ｃ1 〜Ｃn によって、電源のオン・
オフ，入力信号Ａ1 〜Ａn の入力電圧、入力タイミング
の如何に関わらず、ローレベルに固定される。The fuses 1-1 to 1-n in FIG. 1 are cut by a laser trimming device after the test using the test mode is completed, and the fuses 1-1 to 1-n are tested with the input signals A 1 to A n.
The mode control circuit 4 is disconnected. The resistors R 1 to R n and the capacitors C 1 to C n are used to turn on the power so that the nodes 2-1 to 2-n after the fuse is blown do not become floating.
It is fixed at a low level regardless of the OFF state, the input voltage of the input signals A 1 to A n , and the input timing.
【００１２】よって、ヒューズ切断後はテスト状態に入
ることは無く、テスト回路に関する誤動作、入力信号Ａ
1 〜Ａn に対する制限はなくなり、テスト・モード制御
回路４での消費電力も削減される。Therefore, the test state is not entered after the fuse is cut, and the malfunction of the test circuit, the input signal A
The restrictions on 1 to A n are eliminated, and the power consumption in the test mode control circuit 4 is also reduced.
【００１３】次に、本発明の第２の実施例を図２に示
す。第２の実施例は、第１の実施例と同様のヒューズ７
と、フローディング節点防止用の抵抗ＰA ，容量ＣA 及
びＮＡＮＤ回路８−１〜８−１，インバータ９−１〜９
−ｎで構成されるスイッチ回路Ｓ２と、テスト・モード
制御回路４，テスト回路５，及び内部回路６で構成され
ている。容量ＣA の容量値は充分に小さく、抵抗ＲA の
抵抗値はヒューズ７の抵抗値に対して充分大きいものと
する。Next, a second embodiment of the present invention is shown in FIG. The second embodiment has a fuse 7 similar to that of the first embodiment.
And a floating node prevention resistor P A , a capacitance C A, NAND circuits 8-1 to 8-1, and inverters 9-1 to 9
It is composed of a switch circuit S2 composed of -n, a test mode control circuit 4, a test circuit 5, and an internal circuit 6. The capacitance value of the capacitance C A is sufficiently small, and the resistance value of the resistor R A is sufficiently larger than the resistance value of the fuse 7.
【００１４】本実施例は、第１の実施例と同様にヒュー
ズ７が切断される前は従来例と同じ機能を持ち、ヒュー
ズ切断後は、テスト回路を持たない場合と同等となる。Similar to the first embodiment, this embodiment has the same function as the conventional example before the fuse 7 is blown, and is equivalent to the case where the test circuit is not provided after the fuse is blown.
【００１５】ヒューズ７が切断された場合、信号１１は
ＲA ，ＣA により電源電圧，入力端Ａ1 〜Ａn のレベル
に関わらずローレベルに固定されるため、テスト・モー
ド制御回路４の入力端１０−１〜１０−ｎのレベルも論
理的にローレベルに固定され、テスト・モードには入れ
ない。従って、第１の実施例と同等の効果を得ることが
出来、更に第１の実施例に比してヒューズの削減にもな
る。When the fuse 7 is blown, the signal 11 is fixed at a low level by the R A and C A regardless of the power supply voltage and the levels of the input terminals A 1 to A n . The levels of the input terminals 10-1 to 10-n are also fixed to the low level logically, and the test mode cannot be entered. Therefore, the same effect as that of the first embodiment can be obtained, and the number of fuses can be reduced as compared with the first embodiment.
【００１６】[0016]
【発明の効果】以上説明したように、本発明はテスト・
モード設定を製品化時に不可能とするためのスイッチ回
路を、テスト・モード制御回路内に備える事により、実
使用例時のテスト回路の誤動作の抑制や、入力電圧，入
力タイミングの制限の解消、又、消費電力の削減という
効果がある。As described above, the present invention is a test
By equipping the test mode control circuit with a switch circuit that makes it impossible to set the mode at the time of commercialization, the malfunction of the test circuit during actual use cases can be suppressed and the restrictions on input voltage and input timing can be eliminated. Further, there is an effect of reducing power consumption.
【図１】本発明の第１の実施例のブロック図である。FIG. 1 is a block diagram of a first embodiment of the present invention.
【図２】本発明の第２の実施例のブロック図である。FIG. 2 is a block diagram of a second embodiment of the present invention.
【図３】従来例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.
１−１〜１−ｎ，７ ヒューズ回路 Ｒ1 〜Ｒn ，ＲA 抵抗 Ｃ1 〜Ｃn ，ＣA 容量 ８−１〜８−ｎ ＮＡＮＤ回路 ９−１〜９−ｎ インバータ ４ テスト・モード制御回路 ５ テスト回路 Ｓ１，Ｓ２ スイッチ回路1-1 to 1-n, 7 fuse circuit R 1 ~R n, R A resistor C 1 ~C n, C A capacitor 8-1 to 8-n NAND circuits 9-1 to 9-n inverter 4 Test Mode Control circuit 5 Test circuit S1, S2 switch circuit
Claims (1)
記テスト回路のテストモード状態を制御信号に応じて決
定するテストモード制御回路と、前記制御信号を所定レ
ベルにして固定する手段とを備えることを特徴とする半
導体集積回路。1. A test circuit for testing an internal circuit, a test mode control circuit for determining a test mode state of the test circuit according to a control signal, and means for fixing the control signal at a predetermined level. And a semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240747A JPH0580130A (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240747A JPH0580130A (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580130A true JPH0580130A (en) | 1993-04-02 |
Family
ID=17064109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240747A Pending JPH0580130A (en) | 1991-09-20 | 1991-09-20 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580130A (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-09-20 JP JP3240747A patent/JPH0580130A/en active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |