JPH0580131A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0580131A JPH0580131A JP3268520A JP26852091A JPH0580131A JP H0580131 A JPH0580131 A JP H0580131A JP 3268520 A JP3268520 A JP 3268520A JP 26852091 A JP26852091 A JP 26852091A JP H0580131 A JPH0580131 A JP H0580131A
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- 238000007689 inspection Methods 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 5
- 238000004904 shortening Methods 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000000638 solvent extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 検査容易化設計手法によって構成された論理
集積回路に対して、検査用のテストデータの生成を容易
化し、同時にデータ数の削減を目的としたものである。 【構成】 入出力バッファにテスト回路部４を組み込
み、このテスト回路部４を接続してシフトレジスタを形
成する。このとき、入力と出力とに分けてシフトレジス
タＡ６，Ｂ５を形成し切り換えスイッチ９で１本につな
ぎ、または両シフトレジスタを分離切り換えて迂回路と
なる信号線７，８に接続するものである。 【効果】 入力バッファ部と出力バッファ部とに分けて
接続するのでテストデータを独立に考えて作成すること
ができる。また片方分のバッファのテスト回路部分のテ
ストデータを削減することができ、検査時間の短縮が計
れる。
集積回路に対して、検査用のテストデータの生成を容易
化し、同時にデータ数の削減を目的としたものである。 【構成】 入出力バッファにテスト回路部４を組み込
み、このテスト回路部４を接続してシフトレジスタを形
成する。このとき、入力と出力とに分けてシフトレジス
タＡ６，Ｂ５を形成し切り換えスイッチ９で１本につな
ぎ、または両シフトレジスタを分離切り換えて迂回路と
なる信号線７，８に接続するものである。 【効果】 入力バッファ部と出力バッファ部とに分けて
接続するのでテストデータを独立に考えて作成すること
ができる。また片方分のバッファのテスト回路部分のテ
ストデータを削減することができ、検査時間の短縮が計
れる。
Description
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
に半導体集積回路の検査容易化を目的とした回路構成に
関する。
に半導体集積回路の検査容易化を目的とした回路構成に
関する。
【０００２】
【従来の技術】従来の半導体集積回路の検査容易化設計
にはスキャンパス法がある。
にはスキャンパス法がある。
【０００３】図３は従来の論理集積回路の回路図であ
り、スキャンパス法を基板上の集積回路へ拡張したＢｏ
ｕｎｄａｒｙ−ｓｃａｎと呼ばれる手法の例である（Ｉ
ＥＥＥ１１４９．１−１９９０）参照。
り、スキャンパス法を基板上の集積回路へ拡張したＢｏ
ｕｎｄａｒｙ−ｓｃａｎと呼ばれる手法の例である（Ｉ
ＥＥＥ１１４９．１−１９９０）参照。
【０００４】図３に示すように基板１上に実装された集
積回路２の内部論理回路３と入出力端子８との間に通常
動作の信号線７とは別にテスト回路部６が組み込まれて
いて、テスト時にテスト回路部６を直列に接続してシフ
トレジスタを形成する。
積回路２の内部論理回路３と入出力端子８との間に通常
動作の信号線７とは別にテスト回路部６が組み込まれて
いて、テスト時にテスト回路部６を直列に接続してシフ
トレジスタを形成する。
【０００５】また、この時基板１上で同様の構造を持つ
集積回路２どうしのテスト端子を直列に接続して、基板
１上でテストデータが通過する専用のパスを形成する。
集積回路２どうしのテスト端子を直列に接続して、基板
１上でテストデータが通過する専用のパスを形成する。
【０００６】上記により外部のテスト端子スキャンイ
ン，スキャンアウト４，５から実装されている集積回路
２へアクセスできるので、このテストデータ専用のパス
を通して集積回路２内部のテスト回路部６へデータを送
り検査を行う。
ン，スキャンアウト４，５から実装されている集積回路
２へアクセスできるので、このテストデータ専用のパス
を通して集積回路２内部のテスト回路部６へデータを送
り検査を行う。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た従来の構成に関しては、使用するパッケージで必ずし
も入出力バッファが入力用と出力用とにきっちり分かれ
て接続しシフトレジスタを形成するとは限らない。この
ため入出力バッファに組み込まれたテスト回路部６で形
成されるシフトレジスタは入力用と出力用が混在してテ
ストデータの作成が非常に困難である。また、回路の入
出力バッファの全てのテスト回路部６が接続されるため
に、テストの内容によって入力バッファまたは出力バッ
ファへのテストデータだけが必要な場合でも、全てのテ
スト回路部数分のデータを作成しなければならないなど
の課題があった。
た従来の構成に関しては、使用するパッケージで必ずし
も入出力バッファが入力用と出力用とにきっちり分かれ
て接続しシフトレジスタを形成するとは限らない。この
ため入出力バッファに組み込まれたテスト回路部６で形
成されるシフトレジスタは入力用と出力用が混在してテ
ストデータの作成が非常に困難である。また、回路の入
出力バッファの全てのテスト回路部６が接続されるため
に、テストの内容によって入力バッファまたは出力バッ
ファへのテストデータだけが必要な場合でも、全てのテ
スト回路部数分のデータを作成しなければならないなど
の課題があった。
【０００８】本発明は上述の課題に鑑みてなされたもの
であり、論理集積回路内部で形成されるテスト回路部の
レジスタは端子の位置に関係なく入出力バッファに分か
れてシフトレジスタを形成させ、テストデータの生成が
容易であり、データ数の削減が可能な論理集積回路を提
供することを目的としている。
であり、論理集積回路内部で形成されるテスト回路部の
レジスタは端子の位置に関係なく入出力バッファに分か
れてシフトレジスタを形成させ、テストデータの生成が
容易であり、データ数の削減が可能な論理集積回路を提
供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の論理集積回路
は、チップ周辺に入力および出力のための複数のバッフ
ァ回路を有しそのバッファ回路の各々が順序回路を構成
できる機能を持つ集積回路において、隣接する前記バッ
ファ回路間および隣接しない前記バッファ回路間を接続
することによって形成する少なくとも２つ以上のシフト
レジスタを有することを特徴とする。
は、チップ周辺に入力および出力のための複数のバッフ
ァ回路を有しそのバッファ回路の各々が順序回路を構成
できる機能を持つ集積回路において、隣接する前記バッ
ファ回路間および隣接しない前記バッファ回路間を接続
することによって形成する少なくとも２つ以上のシフト
レジスタを有することを特徴とする。
【００１０】また、前記２つ以上のシフトレジスタ間の
直列接続と、直列接続された１つまたは複数のシフトレ
ジスタが論理的にスキップする迂回路への接続とを選択
できるスイッチ回路を有することを特徴とする。
直列接続と、直列接続された１つまたは複数のシフトレ
ジスタが論理的にスキップする迂回路への接続とを選択
できるスイッチ回路を有することを特徴とする。
【００１１】
【作用】上記構成によれば、隣接するバッファ回路間お
よび隣接しないバッファ回路間を接続して２つ以上のシ
フトレジスタが構成されるので端子の位置に関係なく入
力バッファ回路、出力バッファ回路に分けてシフトレジ
スタを形成することができる。
よび隣接しないバッファ回路間を接続して２つ以上のシ
フトレジスタが構成されるので端子の位置に関係なく入
力バッファ回路、出力バッファ回路に分けてシフトレジ
スタを形成することができる。
【００１２】あるいは、複数のシフトレジスタ間の直列
接続と、論理的にスキップする迂回路への接続とをスイ
ッチによって選択切り替えることによって、テストデー
タの生成が容易となりテストデータの削減と合わせ検査
工程をより効率化することが可能となる。
接続と、論理的にスキップする迂回路への接続とをスイ
ッチによって選択切り替えることによって、テストデー
タの生成が容易となりテストデータの削減と合わせ検査
工程をより効率化することが可能となる。
【００１３】
【実施例】以下、本発明の一実施例を図について説明す
る。
る。
【００１４】図１は、本発明の第１の実施例である論理
集積回路の回路図である。
集積回路の回路図である。
【００１５】図において、集積回路３上の内部論理回路
１に、それぞれの入力端子ｘ1 −ｘn 、出力端子ｙ1 −
ｙn を有するテスト回路部４接続されており、この入力
端子ｘ1 −ｘn で内部論理回路１の内の入力バッファの
テスト回路部４どうしを接続してシフトレジスタＡ６を
形成している。
１に、それぞれの入力端子ｘ1 −ｘn 、出力端子ｙ1 −
ｙn を有するテスト回路部４接続されており、この入力
端子ｘ1 −ｘn で内部論理回路１の内の入力バッファの
テスト回路部４どうしを接続してシフトレジスタＡ６を
形成している。
【００１６】一方出力端子ｙ1 −ｙn で内部回路１の出
力バッファのテスト回路部４どうしを接続してシフトレ
ジスタＢ５が形成され、制御回路２に接続してデータ入
力ａ、データ出力ｂからデータのやり取りをするように
構成されている。
力バッファのテスト回路部４どうしを接続してシフトレ
ジスタＢ５が形成され、制御回路２に接続してデータ入
力ａ、データ出力ｂからデータのやり取りをするように
構成されている。
【００１７】つぎに動作について説明する。
【００１８】入力端子ｘ1 −ｘ10で入力バッファのテス
ト回路部４どうしを接続して形成したシフトレジスタＡ
６は、データ入力ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−
制御回路２−データ出力ｂという接続経路をとる。
ト回路部４どうしを接続して形成したシフトレジスタＡ
６は、データ入力ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−
制御回路２−データ出力ｂという接続経路をとる。
【００１９】一方出力端子ｙ1 −ｙ6 で出力バッファの
テスト回路部４どうしを接続して形成したシフトレジス
タＢ５は、データ入力ａ−制御回路２−ｙ1 −ｙ2 …ｙ
6 −制御回路２−データ出力ｂという接続経路をとる。
テスト回路部４どうしを接続して形成したシフトレジス
タＢ５は、データ入力ａ−制御回路２−ｙ1 −ｙ2 …ｙ
6 −制御回路２−データ出力ｂという接続経路をとる。
【００２０】このように、シフトレジスタＡ６とシフト
レジスタＢ５は分離されているので、テストの内容に応
じて入力バッファか出力バッファのテスト回路部４とデ
ータのやり取りが必要になる場合に、シフトレジスタＡ
６かシフトレジスタＢ５を選択してデータのやり取りが
できることになり、従来例の場合のように全ての入出力
バッファのテスト回路部を直列接続して形成したシフト
レジスタとのデータのやり取りに比較すれば入力バッフ
ァまたは出力バッファのテスト回路部４の数だけデータ
が少なくて済み、データを生成するのにも入力バッファ
と出力バッファが分かれて接続されているので独立に考
えて生成することができる。
レジスタＢ５は分離されているので、テストの内容に応
じて入力バッファか出力バッファのテスト回路部４とデ
ータのやり取りが必要になる場合に、シフトレジスタＡ
６かシフトレジスタＢ５を選択してデータのやり取りが
できることになり、従来例の場合のように全ての入出力
バッファのテスト回路部を直列接続して形成したシフト
レジスタとのデータのやり取りに比較すれば入力バッフ
ァまたは出力バッファのテスト回路部４の数だけデータ
が少なくて済み、データを生成するのにも入力バッファ
と出力バッファが分かれて接続されているので独立に考
えて生成することができる。
【００２１】以下に、本発明の第２の実施例について説
明する。
明する。
【００２２】図２は、本発明の第２の実施例である論理
集積回路の回路図である。
集積回路の回路図である。
【００２３】なおこの場合前実施例と同一構成について
は同一符号を付して説明を省略する。
は同一符号を付して説明を省略する。
【００２４】図２において、７はシフトレジスタＡ６と
制御回路２を接続する迂回路ｃであり、８はシフトレジ
スタＢ５と制御回路２を接続する迂回路ｄである。９は
シフトレジスタＡ６迂回路ｃ７、シフトレジスタＢ５迂
回路ｄ８の切り換え用スイッチ回路である。
制御回路２を接続する迂回路ｃであり、８はシフトレジ
スタＢ５と制御回路２を接続する迂回路ｄである。９は
シフトレジスタＡ６迂回路ｃ７、シフトレジスタＢ５迂
回路ｄ８の切り換え用スイッチ回路である。
【００２５】つぎに動作について説明する。
【００２６】この場合は３つの接続経路を使い分けてデ
ータのやり取りを行うものであり、まず１番目には、入
力端子ｘ1 −ｘ10で形成するシフトレジスタＡ６と、出
力端子ｙ1 −ｙ6 で形成するシフトレジスタＢ５とを接
続して１本のシフトレジスタとして形成する場合で、ス
イッチ回路９によりシフトレジスタＡ６とＢ５を接続し
て、ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−スイッチ９−
ｙ6 −ｙ5 …ｙ1 −制御回路２−ｂという接続経路をと
りテストデータのやり取りが行われる。
ータのやり取りを行うものであり、まず１番目には、入
力端子ｘ1 −ｘ10で形成するシフトレジスタＡ６と、出
力端子ｙ1 −ｙ6 で形成するシフトレジスタＢ５とを接
続して１本のシフトレジスタとして形成する場合で、ス
イッチ回路９によりシフトレジスタＡ６とＢ５を接続し
て、ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−スイッチ９−
ｙ6 −ｙ5 …ｙ1 −制御回路２−ｂという接続経路をと
りテストデータのやり取りが行われる。
【００２７】２番目は、スイッチ回路９によりシフトレ
ジスタＡ６とＢ５の接続を切り離して、データのやり取
りはシフトレジスタＡ６のみで行われる場合であり、シ
フトレジスタＡ６を迂回路ｃ７で制御回路２に接続し
て、ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−スイッチ９−
迂回路ｃ７−制御回路２−ｂという接続経路をとりシフ
トレジスタＡ６とテストデータのやり取りが行われる。
ジスタＡ６とＢ５の接続を切り離して、データのやり取
りはシフトレジスタＡ６のみで行われる場合であり、シ
フトレジスタＡ６を迂回路ｃ７で制御回路２に接続し
て、ａ−制御回路２−ｘ1 −ｘ2 …ｘ10−スイッチ９−
迂回路ｃ７−制御回路２−ｂという接続経路をとりシフ
トレジスタＡ６とテストデータのやり取りが行われる。
【００２８】３番目は、スイッチ回路９によりシフトレ
ジスタＡ６とＢ５を切り離してシフトレジスタＢ５を迂
回路ｄ８で制御回路２に接続して、テストデータのやり
取りはシフトレジスタＢ５とのみ行われる場合でその接
続経路は、ａ−制御回路２−迂回路ｄ８−スイッチ９−
ｙ6 −ｙ5 …ｙ1 −制御回路２−ｂとなり、シフトレジ
スタＢ５とデータのやり取りが行われる。
ジスタＡ６とＢ５を切り離してシフトレジスタＢ５を迂
回路ｄ８で制御回路２に接続して、テストデータのやり
取りはシフトレジスタＢ５とのみ行われる場合でその接
続経路は、ａ−制御回路２−迂回路ｄ８−スイッチ９−
ｙ6 −ｙ5 …ｙ1 −制御回路２−ｂとなり、シフトレジ
スタＢ５とデータのやり取りが行われる。
【００２９】このようにシフトレジスタＡ６，Ｂ５を１
本のシフトレジスタとして使用する場合と、シフトレジ
スタＡ６かＢ５の一方を使用する構成としたので、入力
バッファ部または出力バッファ部のシフトレジスタＡ６
かＢ５の一方のデータのやり取りを省くことができ、そ
の分検査時に必要となるデータが削減できるので検査時
間も短縮される。
本のシフトレジスタとして使用する場合と、シフトレジ
スタＡ６かＢ５の一方を使用する構成としたので、入力
バッファ部または出力バッファ部のシフトレジスタＡ６
かＢ５の一方のデータのやり取りを省くことができ、そ
の分検査時に必要となるデータが削減できるので検査時
間も短縮される。
【００３０】なお実施例ではｘ1 −ｘ10，ｙ1 −ｙ6 と
合計１６端子として説明して来たが勿論ｘ1 −ｘn ，ｙ
1 −ｙn のように増加しても同様なシフトレジスタの組
合わせをとることができる。
合計１６端子として説明して来たが勿論ｘ1 −ｘn ，ｙ
1 −ｙn のように増加しても同様なシフトレジスタの組
合わせをとることができる。
【００３１】例えば、具体的に入力端子、出力端子をそ
れぞれ１００本合計２００本持つような集積回路に対し
て検査用のテストデータを作成するとすれば、集積回路
の内部論理回路１のテストで入力バッファのテスト回路
部４にのみテストデータが必要とすれば、従来構成だと
全入力バッファ分のデータすなわち２００パターンを作
成しなければならない、しかし本発明では入力バッファ
のテスト回路部４にのみアクセスできるので１００パタ
ーンでよいことになる。
れぞれ１００本合計２００本持つような集積回路に対し
て検査用のテストデータを作成するとすれば、集積回路
の内部論理回路１のテストで入力バッファのテスト回路
部４にのみテストデータが必要とすれば、従来構成だと
全入力バッファ分のデータすなわち２００パターンを作
成しなければならない、しかし本発明では入力バッファ
のテスト回路部４にのみアクセスできるので１００パタ
ーンでよいことになる。
【００３２】また同様に出力バッファにのみテストデー
タが必要とされた場合も１００パターンでよいことにな
り、それに応じて作成も容易でありデータ数の相当な削
減ともなる。
タが必要とされた場合も１００パターンでよいことにな
り、それに応じて作成も容易でありデータ数の相当な削
減ともなる。
【００３３】
【発明の効果】この発明によれば、集積回路内部で形成
されるテスト回路部におけるシフトレジスタは端子の配
置に関係なく、入力バッファと出力バッファとに分かれ
てシフトレジスタを形成するので、テストデータの作成
時に入力バッファ部用データと出力バッファ部用データ
とに分けて考えることができ、全体のテストデータの作
成が容易に行えるという効果を有する。
されるテスト回路部におけるシフトレジスタは端子の配
置に関係なく、入力バッファと出力バッファとに分かれ
てシフトレジスタを形成するので、テストデータの作成
時に入力バッファ部用データと出力バッファ部用データ
とに分けて考えることができ、全体のテストデータの作
成が容易に行えるという効果を有する。
【００３４】また、テストの内容によって入力バッファ
または出力バッファのテスト回路部にのみテストデータ
が必要になる場合に、入力バッファまたは出力バッファ
のテスト回路部だけをアクセスすることが出来るので、
従来の全入出力バッファのテスト回路部を接続していた
場合に比べて、出力バッファまたは入力バッファのテス
ト回路部へ送るテストデータが不要となり結果として全
テストデータ数の削減が計れ、検査時間の短縮が計れる
という効果を有する。
または出力バッファのテスト回路部にのみテストデータ
が必要になる場合に、入力バッファまたは出力バッファ
のテスト回路部だけをアクセスすることが出来るので、
従来の全入出力バッファのテスト回路部を接続していた
場合に比べて、出力バッファまたは入力バッファのテス
ト回路部へ送るテストデータが不要となり結果として全
テストデータ数の削減が計れ、検査時間の短縮が計れる
という効果を有する。
【図１】本発明の第１の実施例である論理集積回路の回
路図である。
路図である。
【図２】本発明の第２の実施例である論理集積回路の回
路図である。
路図である。
【図３】従来の論理集積回路の回路図である。
１ 内部回路 ２ 制御回路 ３ 集積回路 ４ テスト回路部 ５ シフトレジスタＢ ６ シフトレジスタＡ ７ 迂回路ｃ ８ 迂回路ｄ ９ 切り換えスイッチ回路 ｘ1 −ｘn 入力端子 ｙ1 −ｙn 出力端子 ａ データ入力 ｂ データ出力
Claims (2)
- 【請求項１】 チップ周辺に入力および出力のための複
数のバッファ回路を有しそのバッファ回路の各々が順序
回路を構成できる機能を持つ集積回路において、 隣接する前記バッファ回路間および隣接しない前記バッ
ファ回路間を接続することによって形成する少なくとも
２つ以上のシフトレジスタを有することを特徴とする論
理集積回路。 - 【請求項２】 チップ周辺に入力および出力のための複
数のバッファ回路を有しそのバッファ回路の各々が順序
回路を構成できる機能を持つ集積回路において、 隣接する前記バッファ回路間および隣接しない前記バッ
ファ回路間を接続することによって形成する少なくとも
２つ以上のシフトレジスタと、 前記２つ以上のシフトレジスタ間の直列接続と、直列接
続された１つまたは複数のシフトレジスタが論理的にス
キップする迂回路への接続とを選択できるスイッチ回路
を有することを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268520A JP2822724B2 (ja) | 1991-09-20 | 1991-09-20 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268520A JP2822724B2 (ja) | 1991-09-20 | 1991-09-20 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0580131A true JPH0580131A (ja) | 1993-04-02 |
| JP2822724B2 JP2822724B2 (ja) | 1998-11-11 |
Family
ID=17459663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268520A Expired - Lifetime JP2822724B2 (ja) | 1991-09-20 | 1991-09-20 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822724B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0915299A (ja) * | 1995-06-27 | 1997-01-17 | Nec Eng Ltd | バウンダリスキャン回路およびこれを用いた集積 回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432182A (en) * | 1987-07-29 | 1989-02-02 | Toshiba Corp | Scan test circuit for large scale integrated circuit |
| JPH02206772A (ja) * | 1989-02-07 | 1990-08-16 | Toshiba Corp | テスト容易化回路 |
-
1991
- 1991-09-20 JP JP3268520A patent/JP2822724B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432182A (en) * | 1987-07-29 | 1989-02-02 | Toshiba Corp | Scan test circuit for large scale integrated circuit |
| JPH02206772A (ja) * | 1989-02-07 | 1990-08-16 | Toshiba Corp | テスト容易化回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0915299A (ja) * | 1995-06-27 | 1997-01-17 | Nec Eng Ltd | バウンダリスキャン回路およびこれを用いた集積 回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822724B2 (ja) | 1998-11-11 |
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