JPH0580296A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0580296A JPH0580296A JP23930991A JP23930991A JPH0580296A JP H0580296 A JPH0580296 A JP H0580296A JP 23930991 A JP23930991 A JP 23930991A JP 23930991 A JP23930991 A JP 23930991A JP H0580296 A JPH0580296 A JP H0580296A
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- gate
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Abstract
(57)【要約】
【目的】薄膜トランジスタを用いたアクティブマトリク
ス型液晶表示装置において、フリッカや残像の少なく表
示の均一性のすぐれた液晶表示装置を提供する。 【構成】画素を駆動するＴＦＴのゲート電圧とドレイン
配線を駆動するサンプリング（周辺回路）ＴＦＴのゲー
ト電圧が双方向入力構成をとる。 【効果】双方向入力で配線遅延に起因する飛込み電圧が
相殺され、表示の均一性やフリッカ特性が向上する。
ス型液晶表示装置において、フリッカや残像の少なく表
示の均一性のすぐれた液晶表示装置を提供する。 【構成】画素を駆動するＴＦＴのゲート電圧とドレイン
配線を駆動するサンプリング（周辺回路）ＴＦＴのゲー
ト電圧が双方向入力構成をとる。 【効果】双方向入力で配線遅延に起因する飛込み電圧が
相殺され、表示の均一性やフリッカ特性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、例え
ば、ＴＦＴ（薄膜トランジスタ）を用いて液晶を駆動す
るアクティブマトリクス構成の液晶表示装置に利用して
有効な技術に関するものである。
ば、ＴＦＴ（薄膜トランジスタ）を用いて液晶を駆動す
るアクティブマトリクス構成の液晶表示装置に利用して
有効な技術に関するものである。
【０００２】
【従来の技術】ＴＦＴアクティブマトリクス構成の液晶
表示装置に関しては、例えば、特公昭64−68724 号があ
る。この例では、絶縁基板上に映像信号線を駆動するＴ
ＦＴを内蔵している。この装置では、画素ＴＦＴのゲー
トを駆動する走査電圧はＹドライバーより供給され、ま
た上記映像信号線を駆動するサンプリング（周辺回路）
ＴＦＴのゲートに供給される電圧はＬ１〜Ｌ３より供給
されている。ここで、画素のＴＦＴのゲート電圧と映像
信号線を駆動するサンプリングＴＦＴのゲート電圧はと
もに表示領域の左端から供給されていか、あるいは画素
のＴＦＴのゲート電圧が両側から供給されている。サン
プリングＴＦＴのゲート配線及び画素TFTの遅延時間も
左端から基板上を右端あるいは中心に向かって増加する
構造になっている。
表示装置に関しては、例えば、特公昭64−68724 号があ
る。この例では、絶縁基板上に映像信号線を駆動するＴ
ＦＴを内蔵している。この装置では、画素ＴＦＴのゲー
トを駆動する走査電圧はＹドライバーより供給され、ま
た上記映像信号線を駆動するサンプリング（周辺回路）
ＴＦＴのゲートに供給される電圧はＬ１〜Ｌ３より供給
されている。ここで、画素のＴＦＴのゲート電圧と映像
信号線を駆動するサンプリングＴＦＴのゲート電圧はと
もに表示領域の左端から供給されていか、あるいは画素
のＴＦＴのゲート電圧が両側から供給されている。サン
プリングＴＦＴのゲート配線及び画素TFTの遅延時間も
左端から基板上を右端あるいは中心に向かって増加する
構造になっている。
【０００３】
【発明が解決しようとする課題】ＴＦＴ液晶表示装置
は、小型低消費電力のディスプレイ装置として、主とし
てマイクロコンピュータにおけるモニター等に用いられ
ている。このような用途としてのアクティブマトリクス
液晶表示装置の表示品質上の問題点として、画面のちら
つきであるフリッカや画像を切り替えた時に発生する残
像、及び表示むら（不均一性）がある。特に、対角１０
インチ以上のＴＦＴ液晶表示装置において、実用上の問
題が判明した。
は、小型低消費電力のディスプレイ装置として、主とし
てマイクロコンピュータにおけるモニター等に用いられ
ている。このような用途としてのアクティブマトリクス
液晶表示装置の表示品質上の問題点として、画面のちら
つきであるフリッカや画像を切り替えた時に発生する残
像、及び表示むら（不均一性）がある。特に、対角１０
インチ以上のＴＦＴ液晶表示装置において、実用上の問
題が判明した。
【０００４】図６は発明者が測定した液晶表示装置の中
でＴＦＴが形成されたガラス基板の構成図を示す。同図
で液晶表示部８はマトリクス上に配置された複数の液晶
セル（ＬＣ）に対して、それぞれ画素ＴＦＴを設け、こ
のＴＦＴのスイッチング動作により各液晶を駆動するよ
うにしたものである。ここで、横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲート配線Ｇ
１，Ｇ２，ＧＮに対しては基板の一辺に接続されたゲー
ト駆動回路１よりゲート電圧を供給する。一方、縦方向
に並んだＴＦＴの各ドレインから共通に引き出した電極
であるドレイン配線Ｄ１，Ｄ２，ＤＮに対してもデータ
駆動回路２からドレイン電圧を供給する。本例では、表
示領域のみがガラスなどの絶縁基板上に形成されてお
り、１及び２のドライバは外部より接続されている。一
方、液晶セル上には例えばTwistedNematic 型の液晶層
が第２の対向ガラス基板との間隙に封入されている。対
向ガラス基板には液晶層に共通電圧Ｖcom を印加する透
明電極で形成された共通電極が形成され、共通電極は外
部との接続をとるために、接続端子を通じて電源回路よ
りＶcom が供給されている。
でＴＦＴが形成されたガラス基板の構成図を示す。同図
で液晶表示部８はマトリクス上に配置された複数の液晶
セル（ＬＣ）に対して、それぞれ画素ＴＦＴを設け、こ
のＴＦＴのスイッチング動作により各液晶を駆動するよ
うにしたものである。ここで、横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲート配線Ｇ
１，Ｇ２，ＧＮに対しては基板の一辺に接続されたゲー
ト駆動回路１よりゲート電圧を供給する。一方、縦方向
に並んだＴＦＴの各ドレインから共通に引き出した電極
であるドレイン配線Ｄ１，Ｄ２，ＤＮに対してもデータ
駆動回路２からドレイン電圧を供給する。本例では、表
示領域のみがガラスなどの絶縁基板上に形成されてお
り、１及び２のドライバは外部より接続されている。一
方、液晶セル上には例えばTwistedNematic 型の液晶層
が第２の対向ガラス基板との間隙に封入されている。対
向ガラス基板には液晶層に共通電圧Ｖcom を印加する透
明電極で形成された共通電極が形成され、共通電極は外
部との接続をとるために、接続端子を通じて電源回路よ
りＶcom が供給されている。
【０００５】図７は図６の液晶表示装置で中間調表示を
行った場合のゲート駆動回路１側よりゲート配線に沿っ
て測定した透過率分布を示す。液晶表示装置はＴＦＴ駆
動で画面サイズは対角１０インチ、表示ドット数は４８
０×６４０である。データ駆動回路２から供給されるド
レイン電圧は画面中央を透過率５０％とする電圧をすべ
てのドレイン配線に与えている。この結果データ駆動回
路２から同じ電圧を供給しているにも係らず、ゲート配
線方向に沿って透過率が増加し飽和傾向になる表示むら
が発生した。
行った場合のゲート駆動回路１側よりゲート配線に沿っ
て測定した透過率分布を示す。液晶表示装置はＴＦＴ駆
動で画面サイズは対角１０インチ、表示ドット数は４８
０×６４０である。データ駆動回路２から供給されるド
レイン電圧は画面中央を透過率５０％とする電圧をすべ
てのドレイン配線に与えている。この結果データ駆動回
路２から同じ電圧を供給しているにも係らず、ゲート配
線方向に沿って透過率が増加し飽和傾向になる表示むら
が発生した。
【０００６】次に、上記表示むらの発生原因について言
及する。
及する。
【０００７】図８(ａ)はゲート電圧ＶＧを線順次走査，
ドレイン電圧ＶＤをフレーム毎に反転し、単一色表示し
た場合の駆動波形を示す。ゲート電圧のオン，オフ電圧
をそれぞれＶＧＨ，ＶＧＬで表す。一方、ドレイン電圧
は、ＶＤＨ，ＶＤＬの中心電圧に対して交流化され、液
晶容量にはシグナル電圧Ｖsig＝（ＶＤＨーＶＤＬ）／
２が画素電極に印加されＶＳとなる。
ドレイン電圧ＶＤをフレーム毎に反転し、単一色表示し
た場合の駆動波形を示す。ゲート電圧のオン，オフ電圧
をそれぞれＶＧＨ，ＶＧＬで表す。一方、ドレイン電圧
は、ＶＤＨ，ＶＤＬの中心電圧に対して交流化され、液
晶容量にはシグナル電圧Ｖsig＝（ＶＤＨーＶＤＬ）／
２が画素電極に印加されＶＳとなる。
【０００８】ここで、ΔＶＨ，ΔＶＬはＴＦＴのゲート
／ソース電極間の寄生容量ＣＧＳの影響でＶＧがＶＧＨ
からＶＧＬに切り替わる時に急激に低下する飛込み電圧
であり、添字のＨ及びＬはそれぞれ信号電圧が振幅の中
心電圧Ｖc より高い時の飛込み電圧、低い時の飛込み電
圧である。
／ソース電極間の寄生容量ＣＧＳの影響でＶＧがＶＧＨ
からＶＧＬに切り替わる時に急激に低下する飛込み電圧
であり、添字のＨ及びＬはそれぞれ信号電圧が振幅の中
心電圧Ｖc より高い時の飛込み電圧、低い時の飛込み電
圧である。
【０００９】図９はゲート駆動回路１側より走査線方向
の走査線の遅延時間ｔＧＦ及び飛込み電圧ΔＶＨ，ΔＶ
Ｌを示す。遅延時間はＶＧＨからＶＧＬまで電圧の中で
９０％が低下した時間と定義した。遅延時間増加と共に
ΔＶＨは一定であるが、ΔVLは低下し、この低下が表示
むらの原因であることがわかる。
の走査線の遅延時間ｔＧＦ及び飛込み電圧ΔＶＨ，ΔＶ
Ｌを示す。遅延時間はＶＧＨからＶＧＬまで電圧の中で
９０％が低下した時間と定義した。遅延時間増加と共に
ΔＶＨは一定であるが、ΔVLは低下し、この低下が表示
むらの原因であることがわかる。
【００１０】図１０は走査配線の電圧遅延時間の増加と
共にΔＶＬが低下するメカニズムを説明する図面であ
る。走査配線遅延が大きい場合の、走査電圧ＶＧ，信号
電圧ＶＤ，画素電極に印加されるソース電圧ＶＳの関係
を示す。ＶＳはＶＧの低下により低下する。しかし、こ
の期間（微小期間Δｔ）、ＶＧはＶＤやＶＳより大きい
ために、ＴＦＴはオン状態となり、飛び込んだ電圧をＶ
Ｄに戻そうとして再充電する。結果として、実際の飛込
み電圧δＶは配線遅延がない場合より小さくなる。従っ
て、オン期間の長いΔＶＬは、顕著に、ゲートドライバ
４から遠ざかり、配線遅延が増加すると共に低下する。
共にΔＶＬが低下するメカニズムを説明する図面であ
る。走査配線遅延が大きい場合の、走査電圧ＶＧ，信号
電圧ＶＤ，画素電極に印加されるソース電圧ＶＳの関係
を示す。ＶＳはＶＧの低下により低下する。しかし、こ
の期間（微小期間Δｔ）、ＶＧはＶＤやＶＳより大きい
ために、ＴＦＴはオン状態となり、飛び込んだ電圧をＶ
Ｄに戻そうとして再充電する。結果として、実際の飛込
み電圧δＶは配線遅延がない場合より小さくなる。従っ
て、オン期間の長いΔＶＬは、顕著に、ゲートドライバ
４から遠ざかり、配線遅延が増加すると共に低下する。
【００１１】このことは、画面のチラツキであるフリッ
カ特性をも悪化させる。
カ特性をも悪化させる。
【００１２】図１１は図６の液晶表示部８でゲート駆動
回路からゲートライン上にそった各画素でフリッカを最
小にする対向ガラス基板に印加される共通電圧Ｖcom の
値を示す。液晶表示装置は対角１０インチであり、測定
は各測定点で透過率が５０％のドレイン電圧を印加した
表示モードである。図１１より各液晶セルでフリッカを
最小にするＶcom の値は異なり、ゲート駆動回路１の接
続された位置より画面中央に向かって増加することがわ
かった。このことより、一般的な駆動方法を用いた場
合、一定のＶcom しか与えらないので、画面中央をフリ
ッカ最小にするＶcom を与えた場合、ゲート駆動回路１
に近い液晶セルではフリッカが大きいと言う問題が生じ
る。以上のように、上記の表示むらやフリッカは走査配
線の電圧遅延が大きいことが原因であることがわかっ
た。しかし、配線材料はすでに低抵抗のアルミニュムを
用いているために、現実にはこれ以下の配線抵抗を得る
ことは難しい。これに対して、従来の技術では、画素領
域ＴＦＴのゲート配線とドレイン配線を駆動する周辺Ｔ
ＦＴのゲート電圧が共に表示領域の左端から供給されて
いる。すなわち、配線の遅延時間も左端から基板上を右
端に向かって増加する構造になっており、飛込み電圧の
低下が重畳され、表示むらやフリッカがより一層大きい
と言う問題がある。また、画素ＴＦＴのゲート電圧が画
面の両側から供給された場合にも、画面左端から中心に
向かってはサンプリングＴＦＴと画素ＴＦＴの配線遅延
は画面中央に向かって増加し、基板上の不均一分布は解
消されない事に加えて、ゲート駆動回路が２倍必要とな
り、液晶表示装置の価格が増加すると言う問題が生じ
る。
回路からゲートライン上にそった各画素でフリッカを最
小にする対向ガラス基板に印加される共通電圧Ｖcom の
値を示す。液晶表示装置は対角１０インチであり、測定
は各測定点で透過率が５０％のドレイン電圧を印加した
表示モードである。図１１より各液晶セルでフリッカを
最小にするＶcom の値は異なり、ゲート駆動回路１の接
続された位置より画面中央に向かって増加することがわ
かった。このことより、一般的な駆動方法を用いた場
合、一定のＶcom しか与えらないので、画面中央をフリ
ッカ最小にするＶcom を与えた場合、ゲート駆動回路１
に近い液晶セルではフリッカが大きいと言う問題が生じ
る。以上のように、上記の表示むらやフリッカは走査配
線の電圧遅延が大きいことが原因であることがわかっ
た。しかし、配線材料はすでに低抵抗のアルミニュムを
用いているために、現実にはこれ以下の配線抵抗を得る
ことは難しい。これに対して、従来の技術では、画素領
域ＴＦＴのゲート配線とドレイン配線を駆動する周辺Ｔ
ＦＴのゲート電圧が共に表示領域の左端から供給されて
いる。すなわち、配線の遅延時間も左端から基板上を右
端に向かって増加する構造になっており、飛込み電圧の
低下が重畳され、表示むらやフリッカがより一層大きい
と言う問題がある。また、画素ＴＦＴのゲート電圧が画
面の両側から供給された場合にも、画面左端から中心に
向かってはサンプリングＴＦＴと画素ＴＦＴの配線遅延
は画面中央に向かって増加し、基板上の不均一分布は解
消されない事に加えて、ゲート駆動回路が２倍必要とな
り、液晶表示装置の価格が増加すると言う問題が生じ
る。
【００１３】本発明の目的は、上記の表示むらやフリッ
カを解決し、しかも低価格の液晶表示装置を提供するこ
とにある。
カを解決し、しかも低価格の液晶表示装置を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明の目的は、画素領
域ＴＦＴのゲート電圧を表示領域の左端から、サンプリ
ング（周辺回路）ＴＦＴのゲート電圧を表示領域の右端
から入力することにより達成される。
域ＴＦＴのゲート電圧を表示領域の左端から、サンプリ
ング（周辺回路）ＴＦＴのゲート電圧を表示領域の右端
から入力することにより達成される。
【００１５】
【作用】本発明の目的については、画素領域のＴＦＴの
ゲート電圧を画像表示領域の左端より入力すると、飛込
み電圧が表示領域の左端からゲート配線に沿って低下す
る。一方、周辺回路ＴＦＴのゲート電圧を表示領域の右
端から入力すると、飛込み電圧が表示領域の右端からゲ
ート配線に沿って低下する。従って、両者の電圧低下が
相殺し、均一な電圧が液晶容量に印加される。従って、
画面全領域で表示むらやフリッカが少ない良好な表示性
能を持つ液晶表示装置が供給できる。
ゲート電圧を画像表示領域の左端より入力すると、飛込
み電圧が表示領域の左端からゲート配線に沿って低下す
る。一方、周辺回路ＴＦＴのゲート電圧を表示領域の右
端から入力すると、飛込み電圧が表示領域の右端からゲ
ート配線に沿って低下する。従って、両者の電圧低下が
相殺し、均一な電圧が液晶容量に印加される。従って、
画面全領域で表示むらやフリッカが少ない良好な表示性
能を持つ液晶表示装置が供給できる。
【００１６】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００１７】図１は本発明のアクティブマトリクス型の
液晶表示装置の実施例を示したものである。
液晶表示装置の実施例を示したものである。
【００１８】同図で、液晶表示部８はマトリクス状に配
置された複数の液晶セルに対して、それぞれＴＦＴ（Ｅ
１，Ｅ２）を設け、このＴＦＴのスイッチング動作によ
って各液晶セルを駆動するようにしたものである。ここ
で、横方向に並んだＴＦＴの各ゲートから共通に引き出
した電極である走査線Ｇ１〜ＧＭに対して、ゲート駆動
回路１から順次ゲート電圧を印加し、各ゲートライン毎
にＴＦＴのゲートをオンしていく。
置された複数の液晶セルに対して、それぞれＴＦＴ（Ｅ
１，Ｅ２）を設け、このＴＦＴのスイッチング動作によ
って各液晶セルを駆動するようにしたものである。ここ
で、横方向に並んだＴＦＴの各ゲートから共通に引き出
した電極である走査線Ｇ１〜ＧＭに対して、ゲート駆動
回路１から順次ゲート電圧を印加し、各ゲートライン毎
にＴＦＴのゲートをオンしていく。
【００１９】一方、縦方向に並んだＴＦＴの各ドレイン
から共通に引き出した電極であるドレインラインＤ１〜
ＤＮに対して、上記オンゲート電圧を印加されたゲート
ライン毎に、データ電圧をデータ駆動回路２からサンプ
リング回路３を経て順次印加し、各液晶セルに与えてい
く。また、サンプリング回路３は、上記ドレインライン
に対して周辺回路を構成するサンプリングＴＦＴを持
ち、サンプリング用ＴＦＴのゲート端子に画素ＴＦＴゲ
ートオン電圧が印加している間に、複数のサンプリング
電圧φ１，φ２を供給する。但し、この出力電圧φ１，
φ２はサンプリング駆動回路９より供給されるが、画面
制御回路１０（ゲート駆動回路１やデータ駆動回路２へ
も制御信号を送信する）にてフレームを判定し、フレー
ム毎にサンプリング駆動回路９に極性反転指令を出す。
また、サンプリング回路３に入力されるドレイン信号は
サンプリングの信号数に応じてまとめることができるた
め、サンプリング回路３からデータ駆動回路２に接続さ
れるドレインライン数を低減できる。
から共通に引き出した電極であるドレインラインＤ１〜
ＤＮに対して、上記オンゲート電圧を印加されたゲート
ライン毎に、データ電圧をデータ駆動回路２からサンプ
リング回路３を経て順次印加し、各液晶セルに与えてい
く。また、サンプリング回路３は、上記ドレインライン
に対して周辺回路を構成するサンプリングＴＦＴを持
ち、サンプリング用ＴＦＴのゲート端子に画素ＴＦＴゲ
ートオン電圧が印加している間に、複数のサンプリング
電圧φ１，φ２を供給する。但し、この出力電圧φ１，
φ２はサンプリング駆動回路９より供給されるが、画面
制御回路１０（ゲート駆動回路１やデータ駆動回路２へ
も制御信号を送信する）にてフレームを判定し、フレー
ム毎にサンプリング駆動回路９に極性反転指令を出す。
また、サンプリング回路３に入力されるドレイン信号は
サンプリングの信号数に応じてまとめることができるた
め、サンプリング回路３からデータ駆動回路２に接続さ
れるドレインライン数を低減できる。
【００２０】本発明の特徴は、画素ＴＦＴのゲートライ
ンへのゲートオン電圧がゲート駆動回路１より表示領域
の左端から供給されているのに対し、サンプリングＴＦ
Ｔのゲートに供給されるサンプリング電圧φ１，φ２は
サンプリング回路９より表示領域８の右端から供給され
ている点である。
ンへのゲートオン電圧がゲート駆動回路１より表示領域
の左端から供給されているのに対し、サンプリングＴＦ
Ｔのゲートに供給されるサンプリング電圧φ１，φ２は
サンプリング回路９より表示領域８の右端から供給され
ている点である。
【００２１】上記回路の内、サンプリング回路３を画素
ＴＦＴ同様にガラス等を材料とする基板状４に形成でき
れば、サンプリングＴＦＴのサンプリング信号数に応じ
て、サンプリング回路３とデータ駆動回路２間の接続数
は低減できるため、ガラス基板上４に形成した表示装置
本体と外部駆動回路間との接続線が低減できデータ駆動
回路２も簡略化できる。図２に示したようにサンプリン
グ信号数が２の場合、ドレインラインＤ１とＤ２がひと
まとめにされＤＫ１としてデータ駆動回路に接続され、
結果として画素ＴＦＴ及びサンプリング回路３の形成さ
れた基板とデータ駆動回路２との接続数は半減、すなわ
ちデータ駆動回路２を構成するドライバＩＣ数を半減で
きる。サンプリング回路３は画素ＴＦＴと同じ工程で容
易に形成できるので、ドライバＩＣ数を半減にした効果
により、液晶表示コストを低減できる効果がある。もち
ろん、画素ＴＦＴのゲート電圧ＶＧとサンプリングＴＦ
Ｔ（ＴＲ１，ＴＲ２）のゲートに印加されるサンプリン
グ電圧φ１，φ２はそれぞれ双方向に入力されている。
ＴＦＴ同様にガラス等を材料とする基板状４に形成でき
れば、サンプリングＴＦＴのサンプリング信号数に応じ
て、サンプリング回路３とデータ駆動回路２間の接続数
は低減できるため、ガラス基板上４に形成した表示装置
本体と外部駆動回路間との接続線が低減できデータ駆動
回路２も簡略化できる。図２に示したようにサンプリン
グ信号数が２の場合、ドレインラインＤ１とＤ２がひと
まとめにされＤＫ１としてデータ駆動回路に接続され、
結果として画素ＴＦＴ及びサンプリング回路３の形成さ
れた基板とデータ駆動回路２との接続数は半減、すなわ
ちデータ駆動回路２を構成するドライバＩＣ数を半減で
きる。サンプリング回路３は画素ＴＦＴと同じ工程で容
易に形成できるので、ドライバＩＣ数を半減にした効果
により、液晶表示コストを低減できる効果がある。もち
ろん、画素ＴＦＴのゲート電圧ＶＧとサンプリングＴＦ
Ｔ（ＴＲ１，ＴＲ２）のゲートに印加されるサンプリン
グ電圧φ１，φ２はそれぞれ双方向に入力されている。
【００２２】次に、図３を用いて第１の実施例の動作を
説明する。同図（ａ)は、図１のＥ１画素、(ｂ)はＥＮ
ー１画素に対する駆動波形を示し、サンプリングＴＦＴ
のゲート電圧φと外部ドライバＩＣから供給されるドレ
イン電圧ＶＤＤ、前記サンプリングＴＦＴからの出力電
圧で画素ＴＦＴでＥ１，ＥＮ−１のドレイン電圧である
ＶＤ、前記Ｅ１，ＥＮ−１のＴＦＴが画素電極に充電し
たソース電圧ＶＳの電圧波形を示したものである。この
波形は図２の回路の１番目すなわちＧ１に対するもの
で、それぞれ画素ＴＦＴに対するドレイン線の奇数番目
（ここではＤ１ラインの画素Ｅ１，ＥＮ−１）の駆動波
形に対応する。動作を説明する。Ｅ１画素に対し、ＶＤ
Ｄが印加され、サンプリング電圧φ１がオンの時、図２
のサンプリングＴＦＴであるＴＲ１がオン状態となりド
レイン線Ｄ１にＶＤＤが印加される。しかし、ＴＲ１に
おけるφ１配線とＤ１配線間の寄生容量の影響でφ１が
オンからオフに切り替わるときに、電圧が低下する。そ
の時の飛込み電圧はΔＶＧφＬである。従って、ドレイ
ン配線Ｄ１にはＶＤＤ−ΔＶＧφＬが印加される。画素
ＴＦＴのゲート電圧ＶＧはφ１の約２倍の時間オンされ
ているので、画素ＴＦＴであるＥ１は液晶容量を充電
し、ソース電圧ＶＳはＶＤＤ−ΔＶＧφＬに達する。ゲ
ート電圧ＶＧがオンからオフに切り替わる際に、ゲート
配線Ｇ１と画素電極間の寄生容量の影響で、電圧が低下
する。その時の飛込み電圧はΔＶＧＤＬである。従っ
て、実際に液晶容量ＣＬ１に印加されるＶＳはＶＤＤ−
ΔＶＧφＬ−ΔＶＧＤＬとなる。
説明する。同図（ａ)は、図１のＥ１画素、(ｂ)はＥＮ
ー１画素に対する駆動波形を示し、サンプリングＴＦＴ
のゲート電圧φと外部ドライバＩＣから供給されるドレ
イン電圧ＶＤＤ、前記サンプリングＴＦＴからの出力電
圧で画素ＴＦＴでＥ１，ＥＮ−１のドレイン電圧である
ＶＤ、前記Ｅ１，ＥＮ−１のＴＦＴが画素電極に充電し
たソース電圧ＶＳの電圧波形を示したものである。この
波形は図２の回路の１番目すなわちＧ１に対するもの
で、それぞれ画素ＴＦＴに対するドレイン線の奇数番目
（ここではＤ１ラインの画素Ｅ１，ＥＮ−１）の駆動波
形に対応する。動作を説明する。Ｅ１画素に対し、ＶＤ
Ｄが印加され、サンプリング電圧φ１がオンの時、図２
のサンプリングＴＦＴであるＴＲ１がオン状態となりド
レイン線Ｄ１にＶＤＤが印加される。しかし、ＴＲ１に
おけるφ１配線とＤ１配線間の寄生容量の影響でφ１が
オンからオフに切り替わるときに、電圧が低下する。そ
の時の飛込み電圧はΔＶＧφＬである。従って、ドレイ
ン配線Ｄ１にはＶＤＤ−ΔＶＧφＬが印加される。画素
ＴＦＴのゲート電圧ＶＧはφ１の約２倍の時間オンされ
ているので、画素ＴＦＴであるＥ１は液晶容量を充電
し、ソース電圧ＶＳはＶＤＤ−ΔＶＧφＬに達する。ゲ
ート電圧ＶＧがオンからオフに切り替わる際に、ゲート
配線Ｇ１と画素電極間の寄生容量の影響で、電圧が低下
する。その時の飛込み電圧はΔＶＧＤＬである。従っ
て、実際に液晶容量ＣＬ１に印加されるＶＳはＶＤＤ−
ΔＶＧφＬ−ΔＶＧＤＬとなる。
【００２３】同様に、同図(ｂ)に示すように、実際にＥ
Ｎ−１のＴＦＴから液晶容量ＣＬＮ−１に印加されるＶ
ＳはＶＤＤ−ΔＶＧφＲ−ΔＶＧＤＲとなる。ここで、
Ｅ１画素に印加されるＶＤＤ−ΔＶＧφＬ−ΔＶＧＤＬ
とＥＮ−１画素に印加されるＶＤＤ−ΔＶＧφＲ−ΔＶ
ＧＤＲがほぼ等しくなれば表示の不均一やフリッカは発
生しない。従来の方法では、ＶＧとφが共に画面の左端
から供給され、それぞれの配線遅延時間が左端から右端
に向かって増加するので、ＶＧの遅延時間増加の影響で
ΔＶＧＤＬ＞ΔＶＧＤＲ、φの遅延時間増加の影響でΔ
ＶＧφＬ＞ΔＶＧφＲとなり、結果的にＶＤＤ−ΔＶＧ
φＬ−ΔＶＧＤＬ＞ＶＤＤ−ΔＶＧφＲーΔＶＧＤＲと
なり、画面の不均一やフリッカが発生する。
Ｎ−１のＴＦＴから液晶容量ＣＬＮ−１に印加されるＶ
ＳはＶＤＤ−ΔＶＧφＲ−ΔＶＧＤＲとなる。ここで、
Ｅ１画素に印加されるＶＤＤ−ΔＶＧφＬ−ΔＶＧＤＬ
とＥＮ−１画素に印加されるＶＤＤ−ΔＶＧφＲ−ΔＶ
ＧＤＲがほぼ等しくなれば表示の不均一やフリッカは発
生しない。従来の方法では、ＶＧとφが共に画面の左端
から供給され、それぞれの配線遅延時間が左端から右端
に向かって増加するので、ＶＧの遅延時間増加の影響で
ΔＶＧＤＬ＞ΔＶＧＤＲ、φの遅延時間増加の影響でΔ
ＶＧφＬ＞ΔＶＧφＲとなり、結果的にＶＤＤ−ΔＶＧ
φＬ−ΔＶＧＤＬ＞ＶＤＤ−ΔＶＧφＲーΔＶＧＤＲと
なり、画面の不均一やフリッカが発生する。
【００２４】これに対して、本発明ではＶＧとφが、そ
れぞれ、画面の左端と右端に分けて双方向に入力されて
いるので、ＶＧに関しては従来の技術同様ΔＶＧＤＬ＞
ΔＶＧＤＲとなるが、φに関してはΔＶＧφＬ＜ΔＶＧ
φＲとなり、両者の飛込み電圧が相殺され結果的にＶＤ
Ｄ−ΔＶＧφＬ−ΔＶＧＤＬ＝ＶＤＤ−ΔVGφR−ΔＶ
ＧＤＲとなり、表示の不均一やフリッカのない良好な画
質を持つ液晶表示装置を提供できる。本発明の効果を精
度良く得るには、ΔＶＧＤＲとΔＶＧφＬが等しい、Δ
ＶＧφＲとΔＶＧＤＬが等しいように配線定数を設定す
れば良く、そのためには、画素ＴＦＴ即ちＶＧが伝達さ
れる配線の配線抵抗と配線容量の積とサンプリングＴＦ
Ｔすなわちφが伝達される配線の配線抵抗と配線容量の
積を等しくなるように設定すれば良い。
れぞれ、画面の左端と右端に分けて双方向に入力されて
いるので、ＶＧに関しては従来の技術同様ΔＶＧＤＬ＞
ΔＶＧＤＲとなるが、φに関してはΔＶＧφＬ＜ΔＶＧ
φＲとなり、両者の飛込み電圧が相殺され結果的にＶＤ
Ｄ−ΔＶＧφＬ−ΔＶＧＤＬ＝ＶＤＤ−ΔVGφR−ΔＶ
ＧＤＲとなり、表示の不均一やフリッカのない良好な画
質を持つ液晶表示装置を提供できる。本発明の効果を精
度良く得るには、ΔＶＧＤＲとΔＶＧφＬが等しい、Δ
ＶＧφＲとΔＶＧＤＬが等しいように配線定数を設定す
れば良く、そのためには、画素ＴＦＴ即ちＶＧが伝達さ
れる配線の配線抵抗と配線容量の積とサンプリングＴＦ
Ｔすなわちφが伝達される配線の配線抵抗と配線容量の
積を等しくなるように設定すれば良い。
【００２５】図４には、この発明に係る液晶表示装置を
用いたラップトップ型（又はブック型）のマイクロコン
ピュータの一実施例の概略斜視図が示されている。キー
ボード５を本体として、これに表示モニターとなる液晶
表示装置６が具備されている。前記表示モニターは本発
明の液晶表示装置を内蔵したもので、内蔵下ミクロコン
ピュータの信号が画面制御回路に入力され、そこで表示
内容を判定しゲート駆動回路，データ駆動回路、及びサ
ンプリング駆動回路それぞれ信号を送信する。駆動方法
は上記実施例１の駆動方法を用いており、表示品質の優
れた画像のモニターが実現できるとともに、サンプリン
グ回路を画素ＴＦＴと同一基板上に形成でき、値段の安
く、しかも軽量なマイクロコンピュータが実現できる。
用いたラップトップ型（又はブック型）のマイクロコン
ピュータの一実施例の概略斜視図が示されている。キー
ボード５を本体として、これに表示モニターとなる液晶
表示装置６が具備されている。前記表示モニターは本発
明の液晶表示装置を内蔵したもので、内蔵下ミクロコン
ピュータの信号が画面制御回路に入力され、そこで表示
内容を判定しゲート駆動回路，データ駆動回路、及びサ
ンプリング駆動回路それぞれ信号を送信する。駆動方法
は上記実施例１の駆動方法を用いており、表示品質の優
れた画像のモニターが実現できるとともに、サンプリン
グ回路を画素ＴＦＴと同一基板上に形成でき、値段の安
く、しかも軽量なマイクロコンピュータが実現できる。
【００２６】次に本発明の第２の実施例を説明する。図
５は本発明を用いたアクティブマトリクス型の液晶表示
装置の第２の実施例を示したものである。
５は本発明を用いたアクティブマトリクス型の液晶表示
装置の第２の実施例を示したものである。
【００２７】同図で、液晶表示部８及びゲート駆動回路
の動作は実施例１と同様である。
の動作は実施例１と同様である。
【００２８】一方、縦方向に並んだＴＦＴの各ドレイン
から共通に引き出したドレインラインＤ１〜ＤＮに対し
て、画素ＴＦＴのゲート電圧を印加されたゲートライン
毎に、データ電圧をデータ駆動回路２からサンプリング
回路３を経て順次印加し、各液晶セルに与えていく。本
発明ではサンプリング回路３が集積回路（ＩＣ）として
シリコン基板上に形成されたＩＣチップからなり、これ
を絶縁基板４にマウンティングされて形成している。ま
た、ゲート電圧ＶＧの入力とサンプリング電圧φは双方
向入力となり、画像の不均一やフリッカのない良好な画
質を持つ液晶表示装置を提供できる。なお、絶縁基板上
に形成されたこのＩＣチップはサンプリング回路３のみ
ならずデータ駆動回路２の機能をも持ちこれにより、外
部との接続数を低減して信頼性をさらに向上することが
可能である。ＩＣチップ上の端子と配線との接続は、例
えば、金を材料とするワイヤボンディング技術を用いて
接続する。
から共通に引き出したドレインラインＤ１〜ＤＮに対し
て、画素ＴＦＴのゲート電圧を印加されたゲートライン
毎に、データ電圧をデータ駆動回路２からサンプリング
回路３を経て順次印加し、各液晶セルに与えていく。本
発明ではサンプリング回路３が集積回路（ＩＣ）として
シリコン基板上に形成されたＩＣチップからなり、これ
を絶縁基板４にマウンティングされて形成している。ま
た、ゲート電圧ＶＧの入力とサンプリング電圧φは双方
向入力となり、画像の不均一やフリッカのない良好な画
質を持つ液晶表示装置を提供できる。なお、絶縁基板上
に形成されたこのＩＣチップはサンプリング回路３のみ
ならずデータ駆動回路２の機能をも持ちこれにより、外
部との接続数を低減して信頼性をさらに向上することが
可能である。ＩＣチップ上の端子と配線との接続は、例
えば、金を材料とするワイヤボンディング技術を用いて
接続する。
【００２９】
【発明の効果】本発明によれば、液晶表示装置の表示品
質上問題となる画面の画像の不均一やフリッカや残像を
低減する電圧を容易に提供できるので、表示品質のすぐ
れた液晶表示装置を提供できる。
質上問題となる画面の画像の不均一やフリッカや残像を
低減する電圧を容易に提供できるので、表示品質のすぐ
れた液晶表示装置を提供できる。
【図１】本発明の一実施例に係る液晶表示装置の構成図
である。
である。
【図２】本発明の一実施例に係る透過回路を示す図であ
る。
る。
【図３】本発明の一実施例に係る駆動波形を示す図であ
る。
る。
【図４】本発明の一実施例に係るマイクロコンピュータ
の斜視図である。
の斜視図である。
【図５】本発明の一実施例に係る液晶表示装置の構成図
である。
である。
【図６】従来の方法における液晶表示装置の構成図であ
る。
る。
【図７】従来の方法における透過率分布を示す図であ
る。
る。
【図８】従来の方法における駆動電圧波形を示す図であ
る。
る。
【図９】従来の方法における配線の電圧遅延特性を示す
図である。
図である。
【図１０】従来の方法における特性不均一の原因メカニ
ズムを示す図である。
ズムを示す図である。
【図１１】従来の方法におけるコモン電圧分布を示す図
である。
である。
Ｖcom …共通電圧、ＶＧ…画素ＴＦＴのゲート電圧、Ｖ
Ｄ…画素ＴＦＴのドレイン電圧、ＶＤＤ…サンプリング
ＴＦＴのドレイン電圧、φ…サンプリングTFTのゲート
電圧、１…ゲート駆動回路、２…データ駆動回路、３…
サンプリング回路、４…画素ＴＦＴが形成された基板、
５…キーボード、６…液晶表示装置。
Ｄ…画素ＴＦＴのドレイン電圧、ＶＤＤ…サンプリング
ＴＦＴのドレイン電圧、φ…サンプリングTFTのゲート
電圧、１…ゲート駆動回路、２…データ駆動回路、３…
サンプリング回路、４…画素ＴＦＴが形成された基板、
５…キーボード、６…液晶表示装置。
Claims (5)
- 【請求項１】行列状に配列した液晶容量で形成し画素
と、前記画素の行列で構成される表示領域と、前記各画
素毎に形成され前記画素を駆動する薄膜トランジスタ
と、前記薄膜トランジスタを形成する基板と、同列に属
する前記薄膜トランジスタのドレイン端子を連結したド
レイン線と、同行に属する前記薄膜トランジスタのゲー
ト端子を連結したゲート線とで構成される表示領域と、
前記ゲート線あるいはドレイン線に電圧を供給するサン
プリングＴＦＴが形成され、前記サンプリングTFTの制
御用のゲート配線を有する液晶表示装置において、画素
を駆動するＴＦＴのゲート配線の電圧の入力端子と前記
サンプリングＴＦＴの制御用のゲート配線の入力端子が
基板上で対向する位置から双方向に入力されていること
を特徴とする液晶表示装置。 - 【請求項２】請求項１において、前記画素を駆動するＴ
ＦＴと前記画素に電圧を供給するドレインあるいはゲー
ト配線に電圧を供給するサンプリングＴＦＴがガラス板
のような絶縁基板上に形成されていることを特徴とする
液晶表示装置。 - 【請求項３】請求項１において、前記画素を駆動するＴ
ＦＴが絶縁基板上に形成され、前記画素に電圧を供給す
るドレインあるいはゲート配線に電圧を供給するサンプ
リングＴＦＴがシリコン基板上に形成され、前記シリコ
ン基板が適当な大きさに切断され、前記絶縁基板上に接
着されていることを特徴とする液晶表示装置。 - 【請求項４】請求項１，２又は３において、前記画素を
駆動するＴＦＴのゲートに電圧を供給するゲート配線の
配線抵抗と容量の積が前記画素に電圧を供給するドレイ
ンあるいはゲート配線に電圧を供給するサンプリングＴ
ＦＴのゲートに電圧を供給する制御用ゲート配線の配線
抵抗と容量の積と等しいことを特徴とする液晶表示装
置。 - 【請求項５】マトリクス状に形成した薄膜トランジスタ
により液晶を駆動するように形成された画素と、前記薄
膜トランジスタを駆動するゲート駆動回路と、液晶に所
定の電圧を与えるデータ駆動回路と、前記ゲート駆動回
路やデータ駆動回路に制御品号を与える画面制御回路
と、演算処理用のマイクロコンピュータ及び情報入力手
段を備え、前記演算処理結果又は情報入力手段からの情
報を前記マイクロコンピュータを介して画面制御回路に
伝達する情報処理装置において、前記データ駆動回路と
前記薄膜トランジスタの間に、データ信号を制御するス
イッチング素子を設け、前記ゲート駆動回路から薄膜ト
ランジスタのゲートに電圧を入力する方向と前記データ
信号を制御するスイッチング素子のゲートに電圧を入力
する方向が双方向となることを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930991A JPH0580296A (ja) | 1991-09-19 | 1991-09-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930991A JPH0580296A (ja) | 1991-09-19 | 1991-09-19 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580296A true JPH0580296A (ja) | 1993-04-02 |
Family
ID=17042802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23930991A Pending JPH0580296A (ja) | 1991-09-19 | 1991-09-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008304659A (ja) * | 2007-06-07 | 2008-12-18 | Hitachi Displays Ltd | 表示装置 |
| WO2009133906A1 (ja) * | 2008-04-28 | 2009-11-05 | シャープ株式会社 | 映像信号線駆動回路および液晶表示装置 |
-
1991
- 1991-09-19 JP JP23930991A patent/JPH0580296A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008304659A (ja) * | 2007-06-07 | 2008-12-18 | Hitachi Displays Ltd | 表示装置 |
| WO2009133906A1 (ja) * | 2008-04-28 | 2009-11-05 | シャープ株式会社 | 映像信号線駆動回路および液晶表示装置 |
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