JPH0580677B2 - - Google Patents
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- JPH0580677B2 JPH0580677B2 JP59057699A JP5769984A JPH0580677B2 JP H0580677 B2 JPH0580677 B2 JP H0580677B2 JP 59057699 A JP59057699 A JP 59057699A JP 5769984 A JP5769984 A JP 5769984A JP H0580677 B2 JPH0580677 B2 JP H0580677B2
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- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating layer
- contact
- gate line
- gate
- Prior art date
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は、液晶その他の電気光学的表示物質の
駆動回路として薄膜トランジスタアレイを用いる
表示装置における基板、およびその製造方法に関
するものである。
駆動回路として薄膜トランジスタアレイを用いる
表示装置における基板、およびその製造方法に関
するものである。
従来、上記のような表示装置において基板上に
薄膜トランジスタを形成する場合、積層により電
界効果トランジスタを形成する為、成膜、フオト
リソ、エツチングのプロセスを繰り返す事により
完成される。この為にトランジスタの特性を決定
する要因として、各層の幾何学的位置関係が大き
く影響を与える。すなわちマスクのアライメント
精度により相互の位置精度が決定される為に、薄
膜トランジスタ作製工程に使用するマスクの枚数
が多いと特性として大きなバラツキや不良を発生
する欠点があつた。例えば半導体層をパツト状に
形成する時ゲート線巾からズレて形成された場
合、アモルフアス・シリコン半導体層において特
性劣化となる光がゲート線巾からもれて半導体層
に照射される為にトランジスタ動作に異常
（Steabler−Wrunski効果によるOFF抵抗値の低
下）をきたしてしまう。
薄膜トランジスタを形成する場合、積層により電
界効果トランジスタを形成する為、成膜、フオト
リソ、エツチングのプロセスを繰り返す事により
完成される。この為にトランジスタの特性を決定
する要因として、各層の幾何学的位置関係が大き
く影響を与える。すなわちマスクのアライメント
精度により相互の位置精度が決定される為に、薄
膜トランジスタ作製工程に使用するマスクの枚数
が多いと特性として大きなバラツキや不良を発生
する欠点があつた。例えば半導体層をパツト状に
形成する時ゲート線巾からズレて形成された場
合、アモルフアス・シリコン半導体層において特
性劣化となる光がゲート線巾からもれて半導体層
に照射される為にトランジスタ動作に異常
（Steabler−Wrunski効果によるOFF抵抗値の低
下）をきたしてしまう。
本発明の目的は、製作に際して使用マスクを減
らし、マスクアライメントを簡略化することがで
きて、容易に作製できる薄膜トランジスタ基板お
よびその製造方法を提供することである。
らし、マスクアライメントを簡略化することがで
きて、容易に作製できる薄膜トランジスタ基板お
よびその製造方法を提供することである。
また、本発明の他の目的は、信号線でのシヨー
トを防止し歩留りを向上した表示装置用基板およ
びその製造方法を供することである。
トを防止し歩留りを向上した表示装置用基板およ
びその製造方法を供することである。
本発明による薄膜トランジスタ基板は、a.絶縁
性基板、b.薄膜トランジスタのゲート端子となる
ゲート電極、該ゲート電極に接した絶縁層、該絶
縁層に接した半導体層、該半導体層の一方の端部
に接して配置したソース端子となるソース電極及
び前記半導体層の他方の端部に接して配置したド
レイン端子となるドレイン電極を有する薄膜トラ
ンジスタ、c.前記ゲート電極から延長させたゲー
ト線、d.前記ソース電極から延長させたソース
線、並びにe.前記ゲート線に接するとともに、該
ゲート線に沿つて配置した絶縁層及び該絶縁層に
接するとともに、該絶縁層に沿つて配置した半導
体層を有するものである。
性基板、b.薄膜トランジスタのゲート端子となる
ゲート電極、該ゲート電極に接した絶縁層、該絶
縁層に接した半導体層、該半導体層の一方の端部
に接して配置したソース端子となるソース電極及
び前記半導体層の他方の端部に接して配置したド
レイン端子となるドレイン電極を有する薄膜トラ
ンジスタ、c.前記ゲート電極から延長させたゲー
ト線、d.前記ソース電極から延長させたソース
線、並びにe.前記ゲート線に接するとともに、該
ゲート線に沿つて配置した絶縁層及び該絶縁層に
接するとともに、該絶縁層に沿つて配置した半導
体層を有するものである。
以下、図面を参照して本発明を説明する。
以下、本発明を液晶装置に適用したものについ
て説明するが、本発明はその他の電気光学的表示
物質を使用する表示装置にも適用可能である。
て説明するが、本発明はその他の電気光学的表示
物質を使用する表示装置にも適用可能である。
第１図ａ，ｂは本発明による薄膜トランジスタ
基板の一実施態様を示す。該基板はガラス等の透
明な絶縁性基板Ｓの上に液晶駆動回路として薄膜
トランジスタ（Thin Film Tran−sistor、以下、
TFTと略称する）アレイを２−10本／mm程度の
密度でマトリクス配置したものである。TFTは、
基板Ｓ上に形成されたゲート線１ａ及び１a′（透
明又は金属の薄膜導電膜からなる）、該ゲート電
極上に絶縁膜Ｉを介してゲート電極に沿つて形成
した薄膜状の半導体SC、半導体に接して設けた
ソース線（導電膜からなる）３，３′、及び前記
ゲート線を直交する該ソース線とゲート線上に於
いて微少なギヤツプを設けて対置するドレイン電
極４，４′，４″，４等から構成されている。即
ち、薄膜トランジスタは、ゲート端子となるゲー
ト電極、該ゲート電極に接した絶縁層、該絶縁層
に接した半導体層、該半導体層の一方の端部に接
して配置したソース端子となるソース電極及び前
記半導体層の他方の端部に接して配置したドレイ
ン端子となるドレイン電極を有し、該ゲート電極
からゲート線が延長し、該ソース電極からソース
線が延長し、前記ゲート線に接するとともに、該
ゲート線に沿つて絶縁層が配置され、該絶縁層に
接するとともに、該絶縁層に沿つて半導体層が配
置されている。
基板の一実施態様を示す。該基板はガラス等の透
明な絶縁性基板Ｓの上に液晶駆動回路として薄膜
トランジスタ（Thin Film Tran−sistor、以下、
TFTと略称する）アレイを２−10本／mm程度の
密度でマトリクス配置したものである。TFTは、
基板Ｓ上に形成されたゲート線１ａ及び１a′（透
明又は金属の薄膜導電膜からなる）、該ゲート電
極上に絶縁膜Ｉを介してゲート電極に沿つて形成
した薄膜状の半導体SC、半導体に接して設けた
ソース線（導電膜からなる）３，３′、及び前記
ゲート線を直交する該ソース線とゲート線上に於
いて微少なギヤツプを設けて対置するドレイン電
極４，４′，４″，４等から構成されている。即
ち、薄膜トランジスタは、ゲート端子となるゲー
ト電極、該ゲート電極に接した絶縁層、該絶縁層
に接した半導体層、該半導体層の一方の端部に接
して配置したソース端子となるソース電極及び前
記半導体層の他方の端部に接して配置したドレイ
ン端子となるドレイン電極を有し、該ゲート電極
からゲート線が延長し、該ソース電極からソース
線が延長し、前記ゲート線に接するとともに、該
ゲート線に沿つて絶縁層が配置され、該絶縁層に
接するとともに、該絶縁層に沿つて半導体層が配
置されている。
第２図は、第１図に示す基板Ｓと対向基板の間
に液晶物質を挾持することによつて構成された液
晶表示装置の第１図bA−A′線における断面図を
示す。第２図に於いて、７及びＳはガラス等の基
板、４″及び４は前述のドレイン電極、５は絶
縁層、８は対向電極である。４″，４としては、
Au，Al，Pd等の金属薄膜が使用される。８には
In2O3，SnO2等の透明導電膜が使用される。１
ａ，１a′及び３，３′はそれぞれゲート電極及び
ソース線であつて、Al，Au，Ag，Pt，Pd，Cu
等の金属が使用される。９は必要に応じて設けら
れる絶縁膜であり、SCはCdS，CdSe，アモルフ
アスシリコン等の半導体、Ｐは保護層でフツ化カ
ルシウム、酸化シリコンあるいは石英である。１
０はスペーサ、LCは液晶層である。尚、表示装
置では、動的散乱モード（DSM）・ねじれ配列ネ
マテイツク（TN）等表示モードのいずれを利用
するか或いは装置を透過型又は反射型にするかを
応じて、種々の液晶分子配向状態及び偏向板・
λ／４板・反射板等の光学検知手段が適宜設定さ
れる。
に液晶物質を挾持することによつて構成された液
晶表示装置の第１図bA−A′線における断面図を
示す。第２図に於いて、７及びＳはガラス等の基
板、４″及び４は前述のドレイン電極、５は絶
縁層、８は対向電極である。４″，４としては、
Au，Al，Pd等の金属薄膜が使用される。８には
In2O3，SnO2等の透明導電膜が使用される。１
ａ，１a′及び３，３′はそれぞれゲート電極及び
ソース線であつて、Al，Au，Ag，Pt，Pd，Cu
等の金属が使用される。９は必要に応じて設けら
れる絶縁膜であり、SCはCdS，CdSe，アモルフ
アスシリコン等の半導体、Ｐは保護層でフツ化カ
ルシウム、酸化シリコンあるいは石英である。１
０はスペーサ、LCは液晶層である。尚、表示装
置では、動的散乱モード（DSM）・ねじれ配列ネ
マテイツク（TN）等表示モードのいずれを利用
するか或いは装置を透過型又は反射型にするかを
応じて、種々の液晶分子配向状態及び偏向板・
λ／４板・反射板等の光学検知手段が適宜設定さ
れる。
上述のように、本発明による表示装置用基板は
基板Ｓの表面のゲート線１ａ，１a′上に沿つて絶
縁層Ｉを介して半導体層SCが積層される。この
ように作製された基板によつてつくられた液晶表
示装置は、従来のものと同等の特性を示すととも
に、下記の利点をもつ。
基板Ｓの表面のゲート線１ａ，１a′上に沿つて絶
縁層Ｉを介して半導体層SCが積層される。この
ように作製された基板によつてつくられた液晶表
示装置は、従来のものと同等の特性を示すととも
に、下記の利点をもつ。
(1) 基板裏面からのレジスト露光でよいので、フ
オトマスクが不用である。
オトマスクが不用である。
(2) 同様の理由でマスクアライメントが不用で、
従つて工数が大巾に減少する。
従つて工数が大巾に減少する。
(3) 従来のものでは、絶縁層のみによつて絶縁さ
れていたが、本発明においては、ａ−Si層も絶
縁層に近い高抵抗である為に、ソース線とゲー
ト線のシヨートの確率が少なくなる。
れていたが、本発明においては、ａ−Si層も絶
縁層に近い高抵抗である為に、ソース線とゲー
ト線のシヨートの確率が少なくなる。
また、本発明による表示装置用基板の製造方法
は、透明基板上にTFTを形成するにあたつて、
基板裏面からの投光によりゲート線を介してポジ
タイプのフオトレジストを露光し、半導体層をエ
ツチング形成するものである。
は、透明基板上にTFTを形成するにあたつて、
基板裏面からの投光によりゲート線を介してポジ
タイプのフオトレジストを露光し、半導体層をエ
ツチング形成するものである。
以下、第３図によつて本発明方法の一実施例を
説明する。第３図１−１０は、基板製作の順次の
プロセスを示す。
説明する。第３図１−１０は、基板製作の順次の
プロセスを示す。
先ず、第３図１に示すように、ガラスの基板素
材１１上にスパツタによつて全面にわたつてAl
層１２を1000Åの厚さに成膜し、その上にポジタ
イプレジスト（Az−1350J、シユプレー社製）の
層１３をスピン塗布し、ゲート用マスク１４を用
いて紫外線を露光１５をした。次に、第３図２お
よび３に示すように、Alのエツチヤント（リン
酸と硝酸の混液）にてエツチングを完了し、レジ
ストをアセトンにて除去、洗浄し、第３図４に示
すように、ゲート線パターン１６を完成させた。
次に、第３図５に示すように、グロー放電装置に
よりシリコン窒化膜（SiNH）１７を3000Å形成
し、続いてアモルフアスシリコン膜１８を1000Å
形成した。次に第３図６に示すように、ポジタイ
プレジスト（前記のものと同じ）１９をスピン塗
布し、プリベーク後、基板の裏面から光２０を照
射した。現像を行ない、第３図７に示すように、
ゲート線と同形状のレジスト膜２１が得られた。
次いで第３図８に示すように、アモルフアスシリ
コン膜１８をドライエツチング装置により除去
し、その後、レジストを除去して、第３図９に示
すように半導体層２２を形成した。
材１１上にスパツタによつて全面にわたつてAl
層１２を1000Åの厚さに成膜し、その上にポジタ
イプレジスト（Az−1350J、シユプレー社製）の
層１３をスピン塗布し、ゲート用マスク１４を用
いて紫外線を露光１５をした。次に、第３図２お
よび３に示すように、Alのエツチヤント（リン
酸と硝酸の混液）にてエツチングを完了し、レジ
ストをアセトンにて除去、洗浄し、第３図４に示
すように、ゲート線パターン１６を完成させた。
次に、第３図５に示すように、グロー放電装置に
よりシリコン窒化膜（SiNH）１７を3000Å形成
し、続いてアモルフアスシリコン膜１８を1000Å
形成した。次に第３図６に示すように、ポジタイ
プレジスト（前記のものと同じ）１９をスピン塗
布し、プリベーク後、基板の裏面から光２０を照
射した。現像を行ない、第３図７に示すように、
ゲート線と同形状のレジスト膜２１が得られた。
次いで第３図８に示すように、アモルフアスシリ
コン膜１８をドライエツチング装置により除去
し、その後、レジストを除去して、第３図９に示
すように半導体層２２を形成した。
この様に作製された半導体層２０とゲート電極
１６は同一形状として得られる為にマスク合せ不
良等による失敗は皆無となる。次に第３図１０に
示すようにソース電極２３およびドレイン電極２
４を成膜、フオトリソにより作製し、薄膜トラン
ジスタを完成した。本発明により形成された薄膜
トランジスタ・アレー基板と対向電極を有する他
の基板間にネマチツク液晶をTN配向で狭持し、
両側の偏光板でサンドイツチした表示パネルを作
製し良好な画像が得られた。又、ゲート線上に高
抵抗のアモルフアスシリコン層が絶縁層を介して
存在する為にソース線とゲート線のシヨート不良
発生が少なくなり歩留りも向上した。
１６は同一形状として得られる為にマスク合せ不
良等による失敗は皆無となる。次に第３図１０に
示すようにソース電極２３およびドレイン電極２
４を成膜、フオトリソにより作製し、薄膜トラン
ジスタを完成した。本発明により形成された薄膜
トランジスタ・アレー基板と対向電極を有する他
の基板間にネマチツク液晶をTN配向で狭持し、
両側の偏光板でサンドイツチした表示パネルを作
製し良好な画像が得られた。又、ゲート線上に高
抵抗のアモルフアスシリコン層が絶縁層を介して
存在する為にソース線とゲート線のシヨート不良
発生が少なくなり歩留りも向上した。
本発明は上述のような構成により次の効果を達
成できる。
成できる。
(1) 基板製作の際に自らのゲート線をマスクとす
るので、マスクが不要。
るので、マスクが不要。
(2) 上記の同様の理由で位置精度が極めて良い。
(3) ゲート線とソース線間の絶縁層が増し、シヨ
ート不良の発生が減る。
ート不良の発生が減る。
第１図ａは本発明による表示装置用基板の一実
施例を示す斜視図、第１図ｂはその平面図、第２
図は第１図に示す基板と対向電極基板によつて構
成された液晶表示装置を示す断面図である。第３
図１−１０は本発明方法の順次のプロセスを示す
図である。 １ａ，１a′……ゲート線、３，３′……ソース
線、４，４′，４″，４……ドレイン電極、Ｉ，
５……絶縁層、SC……半導体、７……基板、８
……対向電極、９……絶縁膜、１０……スペー
サ、LC……液晶層、１１……基板、１２……Al
膜、１３……レジスト層、１４……フオトマス
ク、１５……露光の紫外線、１６……ゲート電極
パターン、１７……チツ化シリコン膜、１８……
アモルフアスシリコン膜、１９……フオトレジス
ト、２０……露光、２１……レジスト膜、２２…
…半導体層、２３……ソース電極、２４……ドレ
イン電極。
施例を示す斜視図、第１図ｂはその平面図、第２
図は第１図に示す基板と対向電極基板によつて構
成された液晶表示装置を示す断面図である。第３
図１−１０は本発明方法の順次のプロセスを示す
図である。 １ａ，１a′……ゲート線、３，３′……ソース
線、４，４′，４″，４……ドレイン電極、Ｉ，
５……絶縁層、SC……半導体、７……基板、８
……対向電極、９……絶縁膜、１０……スペー
サ、LC……液晶層、１１……基板、１２……Al
膜、１３……レジスト層、１４……フオトマス
ク、１５……露光の紫外線、１６……ゲート電極
パターン、１７……チツ化シリコン膜、１８……
アモルフアスシリコン膜、１９……フオトレジス
ト、２０……露光、２１……レジスト膜、２２…
…半導体層、２３……ソース電極、２４……ドレ
イン電極。
Claims (1)
- 【特許請求の範囲】 １ ａ 絶縁性基板 ｂ 薄膜トランジスタのゲート端子となるゲート
電極、該ゲート電極に接した絶縁層、該絶縁層
に接した半導体層、該半導体層の一方の端部に
接して配置したソース端子となるソース電極及
び前記半導体層の他方の端部に接して配置した
ドレイン端子となるドレイン電極を有する薄膜
トランジスタ、 ｃ 前記ゲート電極から延長させたゲート線、 ｄ 前記ソース電極から延長させたソース線、 並びに ｅ 前記ゲート線に接するとともに、該ゲート線
に沿つて配置した絶縁層及び該絶縁層に接する
とともに、該絶縁層に沿つて配置した半導体層
を有する薄膜トランジスタ基板。 ２ ａ 透明な絶縁性基板上に、薄膜トランジス
タのゲート電極及び該ゲート電極から延長した
ゲート線となる金属膜を形成する工程、 ｂ 該金属膜を形成した前記透明な絶縁性基板上
に絶縁層を設ける工程、 ｃ 前記絶縁層上に半導体層を設ける工程、 ｄ 前記半導体層上にポジタイプフオトレジスト
膜を設ける工程、 ｅ 前記透明な絶縁性基板の前記金属膜が形成さ
れた側とは反対側から露光する工程、 ｆ 未露光部のポジタイプフオトレジスト膜及び
半導体層を除去する工程、並びに ｇ 露光部のポジタイプフオトレジスト膜を除去
し、前記半導体層の一方の端部にソース電極を
形成し、該半導体層の他方の端部にドレイン電
極を形成する工程 を有する製造工程によつて、前記ゲート線に接す
るとともに、該ゲート線に沿つて配置した絶縁層
及び該絶縁層に接するとともに、該絶縁層に沿つ
て配置した半導体層を有する薄膜トランジスタを
製造することを特徴とする薄膜トランジスタ基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057699A JPS60201379A (ja) | 1984-03-26 | 1984-03-26 | 薄膜トランジスタ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057699A JPS60201379A (ja) | 1984-03-26 | 1984-03-26 | 薄膜トランジスタ基板及びその製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19239892A Division JP2771074B2 (ja) | 1992-07-20 | 1992-07-20 | 液晶表示装置 |
| JP20913297A Division JPH10105080A (ja) | 1997-08-04 | 1997-08-04 | 薄膜トランジスタ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201379A JPS60201379A (ja) | 1985-10-11 |
| JPH0580677B2 true JPH0580677B2 (ja) | 1993-11-09 |
Family
ID=13063178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057699A Granted JPS60201379A (ja) | 1984-03-26 | 1984-03-26 | 薄膜トランジスタ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201379A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630169A (en) * | 1979-08-21 | 1981-03-26 | Canon Kk | Color display cell |
| JPS58143374A (ja) * | 1982-02-19 | 1983-08-25 | セイコーエプソン株式会社 | 液晶表示パネルの製造方法 |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
-
1984
- 1984-03-26 JP JP59057699A patent/JPS60201379A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60201379A (ja) | 1985-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |