JPH0580878B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、テスト信号発生器、特に高鮮明度テ
レビジヨン用のテスト信号発生器に関するもので
ある。

背景技術とその問題点 代表的なテスト信号発生器は、標準のテレビジ
ヨン受像機すなわちNTSC又はPALの周波数で
動作する受像機用に作られている。これらの発生
器の初期のものは、所望のテスト信号を発生する
のにアナログ回路を用いていた。後期のものは、
テスト信号をデジタル的に発生している。これら
の後期の型では、発生しようとするアナログ・パ
ターン全体をデジタル化し、高速リードオンリ・
メモリ（ROM）に蓄積している。デジタル・デ
ータは、直接これらの高速ROMから読出され、
アナログ形式に再変換される。

高鮮明度テレビジヨン（HDTV）のより高い
解像能力に対しては、従来のテスト信号発生器よ
り得られるものより高解像度のテスト信号が必要
である。かかるHDTVは、代表的には30MHz帯
域幅の立上がり時間を持つテスト信号を必要とす
る。現在入手可能な高速ROMは、かような高速
で動作することができない。

発明の目的 本発明は、これらの従来技術の問題点を克服し
ようとするものである。

したがつて、本発明の１つの目的は、高速立上
がり時間を持つテスト信号を発生しうるテスト信
号発生器を提供するにある。

本発明の他の目的は、高鮮明度テレビジヨン用
のテスト信号を発生しうるデジタル・テスト信号
発生器を提供するにある。

本発明の別の目的は、所望テスト信号のパター
ンを多くの区分に分割してメモリに蓄積し、その
メモリの位置（アドレス）を選択的に指定し、発
生しようとするテスト信号全体を表わすパター
ン・データを順次読出すことにより、所望テスト
信号の選択されたパターン区分からテスト信号を
再構成するようにしたテスト信号発生器を提供す
ることである。

発明の概要 本発明は、発生しようとするテスト信号の選択
部分を表わす複数のパターン区分を蓄積する手段
と、これら蓄積されたパターン区分中所定のもの
を検索し、これら検索パターン区分中選択したも
のを所定順序で繰返（又は保持）して、全テスト
信号波形を実時間で構成する手段と、これら一連
の検索パターン区分をテスト信号に変換する手段
とを有する。

本発明は、特に、上記テスト信号発生手段がテ
スト信号を発生する順序と共に発生しようとする
選択したテスト信号に必要なパターン区分を上記
テスト信号発生手段に供給する順序をも記憶する
手段によつて制御されるので、一連の異なるテス
ト信号を自動的に発生するのに適している。本発
明によれば、高鮮明度テレビジヨンのテスト用の
ほぼすべての標準テスト信号パターンを、カラ
ー・バーを含めて発生することができる。カラ
ー・バー発生モードでは、独特のトランスバーサ
ル（transversal）フイルタにより、赤、緑、青
及び黒バーストの各チヤンネルに存在する残留サ
ンプリング成分を除去することができる。

実施例 本発明の一実施例においては、上記蓄積手段
に、並列に供給される各アドレス信号に応答して
１組の２進ワードを生じるアドレス可能メモリを
複数個用いる。また、各組の２進ワードを１つの
２進ワード列に変換して、そのワード列の各２進
ワードが上記蓄積手段から読出される速度より高
い速度又は周波数で現われるようにする手段を設
ける。上記の構成は、上記蓄積手段がランダムア
クセス・メモリ（RAM）で、一連の異なるテス
ト信号パターンがモニタに動的に提供されるよう
にその内容を被試験HDTVの垂直帰線期間中に
変更できるテスト信号発生器の実現を可能とす
る。また、複数のテスト信号を表わす異なるパタ
ーン・データの組を蓄積するためのパターン記憶
手段、テスト信号発生順序を指定するテスト信号
列を特定するためのプログラム手段、及びテスト
信号列に応じ上記パターン記憶手段よりプログラ
ム手段において特定された順序で適当なパター
ン・データの組を上記蓄積手段（RAM）に移送
する手段を設ける。

上記の本発明の目的及び特徴は、以下の好適な
実施例についての説明及び図面によつて容易に理
解されるであろう。

第１図は、本発明の実施例（２つの実施例を含
む。）を示す総合ブロツク図である。

（パターンの蓄積） 第１図において、点線１０内の回路は、出力が
アナログ形式に変換されるアドレス可能メモリで
ある。点線１０内のアドレス可能メモリ２５に対
しアドレス線２４より低速アドレス信号列が送ら
れると、マルチプレクサ（MUX）３４の出力線
２２上に高速２進ワード列を生じる。線２２上の
高速２進ワード列は、アナログ形式に変換するた
め、チヤンネル１２Ａ，１２Ｂ，１２Ｃ及び１２
Ｄのデジタル・アナログ変換回路に供給される。

アドレス可能メモリ２５はRAM２６，２８，
３０及び３２を有し、これらは、アドレス線２４
から並列にアドレスされ２進ワード出力を生じる
（図中、ADはアドレス端子を示す。）。RAM２
６，２８，３０及び３２の出力は、それぞれマル
チプレクサ３４の別々の入力に供給される。マル
チプレクサ３４の出力は、出力線２２に接続され
る。マルチプレクサ３４は、各入力を次々に出力
線２２へ線２１よりのクロツクで決定される速度
で接続するスイツチとして作用する。このクロツ
クは、アドレス線２４上のアドレス速度の倍数に
選択するのがよい。この倍数は、アドレス可能メ
モリ２５で並列にアドレスされるRAMの数によ
つて決まる。第１図の例では、４つのRAMが使
用されているので、この倍数は４である。ゆえ
に、線２１上のクロツクは、線２４上のアドレス
速度の４倍とする。すなわち、本実施例では、マ
ルチプレクサ３４及びアドレス可能メモリ２５
は、アドレス可能メモリ２５がアドレスされる速
度の４倍の速度で２進ワード列を生じることにな
る。

上述のように、出力線２２上の２進ワード列
は、チヤンネル１２Ａ，１２Ｂ，１２Ｃ及び１２
Ｄのデジタル・アナログ変換回路に供給される。
これらの各デジタル・アナログ変換回路は同一で
あるので、それらの１つについてのみ説明する。

チヤンネル１２Ａにおいて、ラツチ回路１６Ａ
は線２２より２進ワード列を受ける。ラツチ回路
は、線２１からクロツクを受ける（図中、CLは
クロツク端子を示す。）。ラツチ回路１６Ａの出力
は、デジタル・アナログ変換器（DAC）１４Ａ
に供給され対応するアナログ電圧レベルに変換さ
れる。ラツチ回路１６Ａの動作は、CPU４２及
びカラー・バー・モード制御器１８より線１７を
介して供給されるモード指令によつて制御される
（図中、Ｍはモード端子を示す。）。線１７に論理
レベル「１」が現われると、ラツチ回路１６Ａ
は、出力線２２より線１７上のクロツクで決まる
速度でデータを受入れて保持する。逆に、線１７
に論理レベル「０」が現われると、ラツチ回路１
６Ａは、出力線２２上のデータに応答するのを阻
止される。このようにして、ラツチ回路１６Ａの
内容は、そのまま保持され、又は線２１上のクロ
ツクにより決まる速度で変更され、又は線１７上
のモード指令のタイミングにより決まる速度で変
更される。

第１図のテスト信号発生器の実施例は、高鮮明
度テレビジヨンのカラー・モニタに用いるもので
ある。したがつて、別個のDAC１４Ａ，１４Ｂ，
１４Ｃ及び１４Ｄが各４チヤンネル１２Ａ，１２
Ｂ，１２Ｃ及び１２Ｄにそれぞれ設けられ、これ
らのチヤンネルは、カラー・モニタの赤、緑、青
及び黒バーストのチヤンネルに対応している。し
かし、本発明は、単一チヤンネル又は多数の異な
るチヤンネルのテスト信号発生にも同様に適用し
うるものである。また、２進形式のテスト信号が
受入れられる場合には、DAC１４Ａ〜１４Ｄは
省略しうる。

高鮮明度テレビジヨン用のテスト信号発生を目
的とする本実施例においては、RAM２６，２
８，３０及び３２は、各々１キロバイトの長さで
アドレス毎にマルチプレクサ３４に１並列バイト
の２進ワードを供給するものがよい。アドレス線
２４上のアドレス速度は24MHz、線２１上のクロ
ツクは98MHzが好ましい。

（パターン区分の選択） 上述のように、発生しようとするテスト信号の
多くの区分を表わす選択パターン・データは、
RAM２６，２８，３０及び３２に蓄積する。こ
れらのパターン区分は、所定のアドレスに蓄積さ
れる。第２Ａ図は、高鮮明度テレビジヨンに用い
る代表的なテスト信号を示す波形図である。この
テスト信号は、HDTVの１フレームに同期、バ
ースト及びビデオ波形を含むような形に決められ
る。フレーム波形は、第１フイールド１００及び
第２フイールド１０２を有する。HDTV表示面
では、第１及び第２フイールドの能動（active）
ビデオ部分（後述参照）が互いに間挿される。

各フレーム波形には２つの垂直ブランキング期
間、第１ブランキング期間１０４及び第２ブラン
キング期間１０５がある。前者は、第２フイール
ド１０２の終わりと第１フイールド１００の始ま
りとにまたがり、後者は、第１フイールド１００
の終わりと第２フイールド１０２の始まりとにま
たがるものである。各フイールドの残余は、再生
される可視像に関係するもので、以下表示又はビ
デオ部分１０６と呼ぶことにする。

フレーム波形信号の全体は、代表的には水平表
示線に対応して順次連続する部分が形成される。
HDTVでは、全フレーム波形信号は1125本の水
平線より成る。

第２Ａ図より分かるように、垂直ブランキング
期間１０４は、線１１２１〜１１２５とこれに続
く線１〜３７より成る。同様に、垂直ブランキン
グ期間１０５は線５５８〜６００より成る。ま
た、第１フイールド１００における表示部分１０
６は線３８〜５５８より、第２フイールド１０２
における表示部分１０６は線６０１〜１１２０よ
り成る。

第２Ｂ図は、各フイールドの表示部分における
各線とこれらにより表示スクリーン１０８上に生
じる可視像との関係を示すものである。上述のよ
うに、第１フイールド１００は時間的に早く表示
され、第２フイールド１０２は直ぐそのあとに続
き第１フイールドと互いに間挿される。ゆえに、
ビデオ部分１０６の線３８がスクリーン１０８に
現われる垂直方向における最初の走査線であり、
線３９、線４０〜５５８がこれに続き可視像の第
１フイールドを構成する。可視像の第２フイール
ドは、スクリーン１０８の最上部から第２フイー
ルド１０２の表示部分１０６の線６００で始ま
る。次の線６０１は線３８及び３９の間に挿入さ
れ、続く線６０２〜１１２０は第１フイールド１
００の対応する線の間にそれぞれ挿入される。

第２Ａ図の第１フイールド１００の線３９につ
いていえば、線３９の表示スクリーン１０８上で
可視像を決める部分は、符号１１０で示され、こ
れをその線の能動ビデオ部分（active video
portion）と呼ぶ。

符号１１２で示される線３９の残部は、第２Ｃ
図に詳細に示される。波形のこの部分には、水平
同期信号１１４及びバースト信号１１６がある。
以下、この明細書における「能動ビデオ」、「水平
同期」及び「バースト」の各用語は、フレーム波
形の線３８〜５５８及び線６００〜１１２０のそ
れぞれ対応する部分を指すものとする。

第２Ａ図において、垂直ブランキング期間１０
４及び１０５のうち線１１２１〜１１２５，６〜
３７，５５９〜５６３，５６９〜６００の部分
は、すべて同期及びバースト部分を有する。しか
し、これらの各線の残部は、終始一定レベルか又
は負向（negative going）パルスを含む一定レベ
ルである。後者の波形は、第１フイールド１００
の垂直ブランキング期間１０４における線１１２
１〜１１２５，６１００及び第２フイールド１０
２の垂直ブランキング期間１０５における線５５
８〜５６２，５６９〜５７２に存在する。この波
形の詳細を第２Ｄ図に示す。第２Ｄ図に示す部分
は、第２Ａ図の符号１１８で示すｙ−ｙ区間に対
応する。垂直ブランキング期間の残部すなわち第
１フイールド１００の線１〜５及び第２フイール
ド１０２の線５６３〜５６８は、正向（positive
going）パルスである。これらのパルスも、第２
Ｄ図に詳細に示されている。

第２Ａ図のフレーム波形を発生するに当たつて
は、RAM２６，２８，３０及び３２に蓄積され
たパターン区分のデータが、フレーム波形中の各
種の波形のすべてを決定することになる。垂直ブ
ランキング期間１０４は、殆ど垂直ブランキング
期間１０５と同一である。また、能動ビデオ、同
期及びバースト部分を含む各線も同一である。し
たがつて、各表示線の垂直ブランキング期間及び
水平同期部分１１２の両方を表わすものとして選
択するパターン区分は、共通な１組のパターン区
分によつて定められる。

線３８〜５５８及び線６００〜１１２０の能動
ビデオ部分については、パターン区分は、その中
に存在するそれぞれ特有な波形を定めるように選
択する。例えば、与えられた線の能動ビデオ部分
が他のすべての線の能動ビデオ部分と同一の場合
は、アドレス可能メモリ２５に蓄積するパターン
区分は、１つの線に対する能動ビデオ部分を定め
るだけでよい。同様に、すべての線の能動ビデオ
部分が特定の線に対する１組のパターン区分の一
部分（subset）によつて定められる場合は、その
特定の線を決める１組のパターン区分を蓄積する
のみでよい。逆に、各線の能動ビデオ部分が異な
る場合は、各線の各能動ビデオ部分を定める選択
パターンをアドレス可能メモリ２５に蓄積するこ
とが考えられる。

垂直ブランキング期間１０４及び１０５の波形
のために蓄積すべきパターン区分を決める場合に
も、同様のことがいえる。

上述のように特定の波形が他の波形の一部分と
して定められる場合、後者のパターンを決めるパ
ターン区分のみをメモリに蓄積することができ
る。前者のパターンは、その蓄積されたパターン
区分データの一部分を用いて発生できる。異なる
各波形に特有な部分がある場合は、かかる各部分
を定め、これを共通部分に加えてメモリに蓄積す
べきである。

例えば、第２Ａ図において、線６と１１との間
には相当量の類似性がある。両線を決定するに
は、波形の水平同期部分の立下がり縁及び立上が
り縁を定め且つ波形のバースト部分を定めるデー
タをメモリに蓄積することになるであろう。更
に、波形６では、バースト部分に続く負向パルス
の立下がり及び立上がり時間を定めるデータも選
定しなければならないであろう。こうして、線６
の発生時には、その蓄積データ全部がアドレスさ
れることになる。これに反し、線１１を発生する
ときは、負向パルスを決めるデータを除いて線６
に対する蓄積データがそのまま使用されるであろ
う。このようにパターン区分を適当に選択するこ
とにより、アドレス可能メモリ２５に蓄積する必
要のあるデータ量は最小になる。

本発明においては、第２Ａ図の波形の選択部分
を表わすデータは、所定のアドレスでRAM２６
〜３２内に蓄積される。以下詳細に述べるよう
に、第１図の点線４４内の回路は、線２４を介し
てRAM２６〜３２にアドレス信号を供給し、メ
モリより適当なデータを所定の順序で読出す。そ
の順序には、メモリ内の幾つかの選択した位置へ
のアドレスの繰返し、又はメモリに蓄積された選
択データ・パターンよりフレーム波形パターンを
構成するための幾つかの連続位置へのアドレスの
繰返しが含まれる。

回路４４からのアドレスの仕方は、これより第
１図、第２Ａ図及び第３図を参照して説明する。

（蓄積パターンのアドレスの仕方） 制御回路４５は、スタート・アドレス・デー
タ、連続長データ及びアドレス発生回路４７に対
するホールド命令を供給する。アドレス発生回路
４７は制御回路４５からのデータに応じて一連の
アドレスを発生し、これらのアドレスはアドレス
線２４を介してアドレス可能メモリに供給され
る。本発明の好適な実施例においては、制御回路
４５は、スタート・アドレスROM４８、長さ
ROM６６及び混合ROM７４を有する。これら
の制御ROMは、線５０を介してアドレス・カウ
ンタ８８より供給されるアドレスにより読出され
る。アドレス・カウンタ８８は、０よりカウント
し、線５４を介してアドレス発生回路４７から受
けるパルス毎に歩進（増加）する連続カウンタで
ある。

（制御ROM） スタート・アドレスROM４８、長さROM６
６及び混合ROM７４は、共通にアドレスされ
る。アドレス・カウンタ８８により供給される各
アドレスに対し、スタート・アドレスROM４８
は、選択されたパターン区分のデータがスタート
するアドレス可能メモリ２５内の位置を表わす各
スタート・アドレスを含む一連のスタート・アド
レスを供給する。スタート・アドレスROM４８
からスタート・アドレスが供給される順序は、各
パターン区分がアドレス可能メモリ２５から読出
される順序を定める。すなわち、そのスタート・
アドレス順序は、パターン区分が発生しようとす
る特定のテスト信号を構成するよう組立てられる
順序を決定する。

長さROM６６は、各スタート・アドレスに属
するパターン区分の長さデータを供給する。パタ
ーン区分長データは、スタート・アドレスROM
４８より供給されている対応スタート・アドレス
から発生されるべきアドレスの数を表わす。

混合ROM７４は、ホールド命令、及びスター
トROM４８からのスタート・アドレス・データ
と長さROM６６からのパターン区分長データと
を完成させるための付加ビツトを供給する。長さ
ROM６６と共に、混合ROM７４はスタート・
アドレスROM４８と共通にアドレスされる。こ
うして、アドレス発生回路４７は、混合ROM７
４より現在のスタート・アドレスと関連するホー
ルド命令を受ける。第１図より、混合ROM７４
が、スタート・アドレスROM４８より供給され
ているスタート・アドレスを補う３追加ビツトを
線７６に供給していることが分かる。また、混合
ROM７４は、線７８に長さROM６６より供給
されるパターン区分長データに対する２追加ビツ
トを供給する。

動作時、制御回路４５は、アドレス発生回路４
７に、一連のスタート・アドレスを供給すると共
にスタート・アドレス・データに関連するパター
ン区分長データ及びホールド命令を供給して、ア
ドレスの発生を制御する。

アドレス発生回路４７は、プリセツト可能のラ
ン（進行）カウンタ５６及びこれに付属するラツ
チ回路５２を有する。ラツチ回路５２は、スター
ト・アドレスROM４８よりスタート・アドレ
ス・データを受け、ラン・カウンタ５６へデータ
を提供する。また、アドレス発生回路４７は、長
さカウンタ７０及びこれに付属するラツチ回路６
８を有する。ラツチ回路６８は、長さROM６６
よりパターン区分長データを受けこれを長さカウ
ンタ７０へデータとして提供する。ラツチ回路７
８は、混合ROM７４よりホールド命令を受け、
この指令をホールド・フリツプフロツプ８０に供
給する。

プリセツト可能のラン・カウンタ５６は、線５
８に供給されるクロツクに応じてラツチ回路５２
に蓄積されたスタート・アドレスより歩進する。
長さカウンタ７０は、現在のスタート・アドレス
及びパターン区分長データを受けた後に線５８に
発生するクロツクパルスの数をカウントする。長
さカウンタ７０のカウントがラツチ回路６８に蓄
積されたパターン区間長データに対応する量に達
すると、長さカウンタ７０は線５４にパターン区
分終了パルスを生じる。線５４は、ラツチ回路６
８，５２及び７８のイネーブル（可能化）入力
EN並びにアドレス・カウンタ８８のクロツク入
力CLに接続される。

パターン区分終了パルスが線５４に現われる
と、アドレス・カウンタ８８は次の順番のアドレ
スに歩進する。同時に、ラツチ回路５２，６８及
び７８は、それらの入力であるスタート・アドレ
ス・データ、パターン区分長データ及びホールド
命令データを受入れ可能となる。こうして、アド
レス・カウンタ８８が次のアドレスへ歩進する
と、ラツチ回路５２，６８及び７８は、アドレ
ス・カウンタ８８からROMに供給された前のア
ドレスに対応するデータをROMより受入れて蓄
積する。

各スタート・アドレスと共に供給されるパター
ン区分長データを選択することにより、アドレス
可能メモリ２５に蓄積されたパターン区分長デー
タは、テスト信号の特定部分を発生するのにパタ
ーン区分のどの部分が必要であるかにより、その
全体又は一部を使用することができる。

混合ROM７４からのホールド命令は、ラツチ
回路７８を経てホールド・フリツプフロツプ８０
に入力され、次いで、禁止回路６０に線６２を介
してラン・カウンタ５６にカウント禁止信号を生
じさせる。線６２にカウント禁止信号がある間、
ラン・カウンタ５６のカウントはその時のカウン
トに保持される。禁止回路６０は、線５８からの
クロツクによつて更新される。これは、ホールド
命令の有無が禁止回路６０によりラン・カウンタ
５６及びパターン区分長カウンタ７０のカウント
に同期して処理されるのを確実にする。

上述の説明により、スタート・アドレスROM
４８に配列されたスタート・アドレスの順序が、
アドレス可能RAM２６〜３２からのパターン区
分を発生しようとするテスト信号へ組立てる順序
を定めていることが分かるであろう。また、スタ
ート・アドレスROM４８により供給されるスタ
ート・アドレスに関連するパターン区分長データ
は、長さROM６６より供給され、各スタート・
アドレスに対応するパターン区分のどの部分が特
定テスト信号の発生に使用されるのかを定める。
結局、特定のスタート・アドレスに関連するホー
ルド命令の存在は、そのパターン区分長の期間中
アドレス可能メモリ２５における同じ位置をアド
レスさせることになる。したがつて、ホールド命
令が存在すると、長さROM６６からのパターン
区分長データにより定められる期間中、発生しよ
うとするテスト信号の大きさは一定となる。

（パターン蓄積及びアドレス回路の動作） 動作時、点線１０内の回路は、全体のフレーム
又は波形を表わすパターンを分割したパターン区
分を表わすデータを蓄積する。回路１０は、線２
４を介して選択された一連のアドレスによりアド
レスされ、データがアドレス可能メモリ２５より
取出され、発生しようとする全テスト信号を定め
る一連のデータに組立てられるように命令され、
繰返される。この一連のデータは、次いで回路１
０においてアナログ形式に変換される。

第３図は、パターン区分よりのテスト信号の再
構成を示す表である。同図について、上記過程の
例を説明する。列１２０は、アドレス・カウンタ
８８から発せられるアドレスを表わす。列１２２
は、スタート・アドレスROM４８よりラン・カ
ウンタ５６に供給されるスタート・アドレスを表
わす。列１２４は、長さROM６６より長さカウ
ンタ７０に供給されるパターン区分長データを表
わす。列１２６は、混合ROM７４より特定のス
タート・アドレスに関連して供給されるホールド
命令の有無を示す。最後に、列１２８は、特定の
スタート・アドレスより発生される一連のアドレ
ス・パターン区分長及びホールド命令から構成さ
れるパターン区分を示す。

本例においては、第２Ａ図の線１，６及び３９
の発生のみを選択して示す。都合上、選択したパ
ターン区分のデータが列１２２に示すスタート・
アドレスでRAM２６〜３２にあるものと仮定す
る。第２Ａ、第２Ｃ及び第３図より、線１に対し
発生するに必要な第１のパターン区分は同期部分
１１４の最も左の立下がり縁であることが分か
る。

都合上、この立下がり縁に対応するデータのス
タート・アドレスがRAM２６〜３２のアドレス
０にあるものと仮定する。フレーム波形全体の発
生時、線１は最初に発生される線となる。ゆえ
に、アドレス・カウンタ８８は最初０にリセツト
されており、アドレス・カウンタ８８により供給
される最初のアドレスは０である。このアドレス
に応じて、スタート・アドレスROM４８はラ
ン・カウンタ５６に０のスタート・アドレスを与
える。同様に、長さROM６６は、長さカウンタ
７０に４のパターン区分長データを供給する。列
１２６では、このスタート・アドレスに対しホー
ルド命令は出されていない。０のスタート・アド
レスに応じて、ラン・カウンタ５６は、０からカ
ウントを始め４までカウントしたとき長さカウン
タ７０からのパターン区分終了パルスによりリセ
ツトされる。こうして、４つ１組のアドレスがこ
れらの制御データによつて発生される。

この１組の４アドレスに応じ、RAM２６〜３
２は４つの２進ワードの４連続組をそれぞれ提供
する。マルチプレクサ３４は、これらの４連続組
を16の２進ワードの列に変換する。DAC１４Ａ，
１４Ｂ，１４Ｃ及び１４Ｄは、各ワードを順次受
入れてアナログ量に変換する。パターン区分終了
パルスにより、アドレス・カウンタ８８に次のア
ドレスすなわち１を線５０に供給させると共に、
ラツチ回路５２、６８及び７８を可能化して次の
スタート・アドレス、パターン区分長データ及び
ホールド命令を受けさせる。第２Ａ及び２Ｃ図よ
り、発生しようとするテスト信号の次のパターン
区分は一定レベルであることが分かる。スター
ト・アドレスROM４８のアドレス１に蓄積され
ているスタート・アドレスは、所望レベルを表わ
すデータを含む位置に対応する。アドレス１に応
じて長さROM６６により与えられる区分長デー
タは、第２Ｃ図の一定レベル期間に対応する。し
たがつて、区分長データは、列１２４に示すよう
に1270の如き幾分大きな数となる。発生しようと
する信号のこの特定部分ではレベル変動がないの
で、この期間中RAM２６〜３２における他の位
置に接続する必要がない。第３図の列１２６に示
すように、このスタート・アドレスと関連してホ
ールド命令が出される。その結果、列１２８に示
すように一定レベルのパターンが得られる。

線１の残部の発生は、続いて他のスタート・ア
ドレスを供給するスタート・アドレスROMで同
様に行なわれる。長さROM６６は各区分期間を
指示するデータを提供し、一方、ホールド命令
は、スタート・アドレスをラン・カウンタ５６に
より増加させるべきか又は一定にホールドすべき
かを指示する。

第２Ａ図の線６及び線３９の発生例も、第３図
に示されている。ただし、線６に到達する時間ま
でに、アドレス・カウンタ８８はアドレス39まで
歩進している。線６の発生において、アドレス・
カウンタ８８からのアドレス42に関連する信号列
に注目されたい。スタート・アドレスROM４８
のこのアドレスには、RAM２６〜３２にバース
ト信号位置がある。線６に対する例に示すよう
に、バースト信号全体はRAMにアドレス17でス
タートするように蓄積されている。この信号に指
示されている区分長データは、信号全体をRAM
から読出しうる如き大きさである。このアドレス
に対しては、ホールド命令はない。

線３９の発生においては、アドレス・カウンタ
８８よりのアドレスｅに応じスタート・アドレス
ROM４８、長さROM６６及び混合ROM７４よ
り供給される情報が重要である。これは、スター
ト・アドレスROM４８のアドレスｅに蓄積され
ているスタート・アドレスが、線３９の能動ビデ
オ部分の位置であるからである。第３図の例で
は、線３９の能動ビデオ部分に対するRAM２６
〜３２内の全データがそこから読出される。

第７図は、１つの波形を表わす１組のパターン
区分データの一部分（subset）を関連波形の発生
に用いる例を示す。図には、標準パルス窓テスト
像が示されている。像の右には、像の関連部分を
発生するのに必要な能動ビデオ部分が示される。
その図に示すように、単に垂直なバーを有する部
分１３０は、波形の始め頃に生じる短いパルスを
有する線により発生される。像部分１３２につい
ても、同様である。しかし、像部分１３４は、前
の波形の短いパルスと波形の中程における相当長
いパルスとを持つ能動ビデオ波形を必要とする。

第７図の可視像を発生するには、部分１３４に
対する能動ビデオ波形を表わすパターン区分のみ
をアドレス可能メモリ２６〜３２に蓄積すればよ
い。詳しくは、短いパルスと長いパルスの立上が
り及び立下がり縁とを定めるパターン区分を蓄積
する。その後、第７図の可視像の部分１３０及び
１３２に対する能動ビデオ波形を発生するとき
は、部分１３４の短いパルスを定めるパターン区
分に対応するデータのみをアドレス可能メモリ２
５より読出すようにすればよい。部分１３４に対
する能動ビデオ波形を発生するには、短いパルス
と長いパルスの両方に対するパターン区分データ
をアドレス可能メモリ２５より読出すことにな
る。したがつて、アドレス可能メモリには、発生
しようとする全テスト信号を表わすデータを蓄積
しなくてよいことが分かるであろう。

第４図は、パターン区分を表わすデータが、
RAM２６〜３２より再生されマルチプレクサ３
４により１列の２進ワードに組立てられる状況を
示す。本発明の好適な実施例では、RAM２６〜
３２はそれぞれアドレスされたとき８ビツト・ワ
ードを供給する。ゆえに、アドレス線２４に供給
される各アドレスに対し、それぞれ８ビツトの４
つの２進ワードがマルチプレクサ３４に供給され
る。上述のように、アドレス線２４上のアドレス
は24MHzの速度で供給され、マルチプレクサ３４
は98MHzで動作する。かかる速度であれば、マル
チプレクサが、各入力を順次出力に接続して４つ
の２進ワードを８ビツト幅で98MHzの速度で生じ
る１列の２進ワードに変換するのに十分である。
この２進ワードの列は、線２２及びラツチ回路１
６Ａ，１６Ｂ，１６Ｃ及び１６Ｄを経てDAC１
４Ａ，１４Ｂ，１４Ｃ及び１４Ｄにそれぞれ供給
される。上述の実施例では、各DACはデータ列
中の全２進ワードに応答する。したがつて、２進
ワードは各DACに98MHzの速度で供給される。

再び第４図において、各パターン区分に対する
データは、アドレス可能メモリ２６，２８，３０
及び３２の間に、定めうる最小の代表的パターン
区分が４つの２進ワードの長さになるように分配
されていることが分かるであろう。これは、98M
Hzのマルチプレクサ・クロツクが使用される場
合、ほぼ41ナノ秒の時間間隔になることを表わ
す。

上述のように、HDTVテスト信号の代表的波
形は、第２Ａ図に示す如く垂直ブランキング期
間、水平同期期間及び能動ビデオの部分に分けら
れる。HDTVのテスト信号波形の殆どすべてに
おいて、垂直ブランキング期間及び水平同期期間
は同一である。その能動ビデオ部分のみ、テスト
信号毎に変わる。よつて、異なる能動ビデオ部分
を持つテスト信号を発生しようとする場合、
RAM２６〜３２において変更すべきデータの量
を減少できる。すなわち、そのテスト信号に対
し、能動ビデオ部分に対応するデータを含む位置
のみを変更すればよい。垂直ブランキング期間及
び水平同期期間に対するパターン区分に対応する
データを含む位置は、そのままである。

（動的なパターン変更） 本発明のもう１つの特徴は、HDTVモニタに
表示されるパターンを可視像に目立つ歪みや妨害
を生じることなくフレーム毎に自動的に変化する
ことのできるテスト信号を発生しうるように、動
的なパターン変更を行なう点である。

これを達成するため、第１図のパターンROM
３８が設けられる。これに、垂直ブランキング期
間、水平同期期間及び発生しようとする各種のテ
スト信号に対する各種の能動ビデオ・パターンを
定めるパターン区分データを入れる。例えば、パ
ターンROM３８に、平坦なフイールド可視表
示、パルス窓可視表示、クロス・ハツチ可視表示
或いはカラー・バー可視表示に対するデータを入
れておくことができる。

第８図は、動的なパターン変更を示すフローチ
ヤート（流れ図）である。テスト信号発生器の最
初の電源投入ステツプ（135）により、中央処理
装置（CPU）４２は、パターン・ロード制御回
路４１のROMアドレス・カウンタ９４に指令を
発してRAM２６〜３２の指定位置に垂直ブラン
キング期間データ及び水平同期期間データをロー
ド（装填）させる（ステツプ136）。これらのデー
タは、その後変更する必要はない。また、テスト
信号発生器の最初の電源投入で、不実行
（default）テスト信号の能動ビデオ部分に対応す
るパターン区分データをパターンROM３８より
RAM２６〜３２の所定位置にロードすることも
できる（ステツプ136）。

このロード動作中、CPU４２は、ROMアドレ
ス・カウンタ９４にアドレスを送り、RAM２６
〜３２にロードすべき特定パターン区分のパター
ンROM３８内の位置を指定する。また、CPU４
２は、スタート・アドレスをRAMロード・カウ
ンタ９６に送り、その特定パターン区分が蓄積さ
れるべきRAM２６〜３２内の位置を指定する。
その後テスト信号の能動ビデオ部分を変更したい
場合、CPU４２は、ROMアドレス・カウンタ９
４及びRAMロード・カウンタ９６に適当な指令
及びアドレスを送り、パターンROM３８から
RAM２６〜３２へ適当な能動ビデオ部分を読取
らせる。

動的パターン変更を行なうため、この能動ビデ
オ・データのパターンROM３８からRAM２６
〜３２への移送は、テスト信号の垂直ブランキン
グ期間の選択部分の発生中に達成される。能動ビ
デオ・パターン・データは、できれば第２Ａ図の
垂直ブランキング期間の線１１〜３７の発生中に
移送されるのがよい。例えば線１１の波形から分
かるように、水平同期部分の次にバースト部分が
あり、続いてかなり長い一定レベル期間がある。
この比較的長い期間内に、データの一部分をパタ
ーンROM３８よりRAM２６〜３２に移送する。
データの他の部分の移送は、線１２〜３７の各一
定レベル期間内に行なう。代表的な能動ビデオ・
パターンの場合、線３７の前でデータ移送が完了
する。

上記期間内ではレベル・シフトが要求されない
ため、テスト信号波形の発生中データ移送がここ
で行なわれるように選択する。したがつて、一度
かかる一定レベルを生じるのに必要なデータがラ
ツチ回路１６Ａ，１６Ｂ，１６Ｃ及び１６Ｄにロ
ードされると、その一定レベル区間ラツチ回路を
無能化（disable）しうる。この無能化時間内に、
ラツチ回路内のデータしたがつてDAC１４Ａ，
１４Ｂ，１４Ｃ及び１４Ｄの出力を乱すことなく
データ移送を行なうことができる。また、この時
間内に、ホールド命令を混合ROM７４よりラツ
チ回路７８、ホールド・フリツプフロツプ８０及
び禁止回路６０を経てラン・カウンタ５６へ送
り、RAMロード・カウンタ９６がRAM２６〜
３２にアドレスを送れるようにラン・カウンタ５
６を無能化する。特定の線に対する一定レベル区
分が完了すると、ラツチ回路１６Ａ，１６Ｂ，１
６Ｃ及び１６Ｄは可能化され、次の２進ワードの
組を受入れ、これを次の線の水平同期及びバース
ト部分に変換する。

制御ROM４５により供給されるスタート・ア
ドレス・データ、区分長データ及びホールド命令
は、テスト信号の能動ビデオ部分に対応し、テス
ト信号毎に異なる。これは、特定の能動ビデオ区
分を定めるに必要なパターン区分の数がテスト信
号毎に異なり、またテスト信号の複雑さによつて
異なるからである。例えば、２レベルしか持たな
い能動ビデオ信号を定めるに必要なパターン区分
の数は、常にレベルが変化する能動ビデオ信号を
定めるに必要な区分数より遥かに少ない。ゆえ
に、異なるテスト信号を発生したいときは、その
新しいテスト信号に対応する異なる組のスター
ト・アドレス、長さ及び混合ROMを使用する。
したがつて、その対応する組のパターン区分デー
タが更にアドレス可能メモリ２５にロードされ
る。

代表的には、各組がそれぞれ特定のテスト信号
に対応する複数組のスタート・アドレスROM、
区分長ROM及び混合ROMが設けられる。これ
らのROMは、１列に配置されCPU４２により選
択的に可能化される。

CPU４２は、テスト信号選択線４３を介して
使用者より指令を受ける。この指令に応じ、
CPUは、パターン・ロード回路４１に必要な情
報を与えて、固有の能動ビデオ・データをパター
ンROM３８よりRAM２６〜３２に移送する。
また、CPUは、適当な組の制御ROM４５を可能
化してアドレス・カウンタ８８より送られるアド
レスに応答させる。

更に、CPU４２は、所望のテスト信号の再構
成及び発生に必要なパターン区分数を指示する量
を与える。この量は、所望のテスト信号を完全に
決定するに必要なすべての区分を指定するため、
スタート・アドレスROM４８より供給する必要
があるスタート・アドレスの数に関係するもので
ある。そして、スタート・アドレスの数は、スタ
ート・アドレスROM４８より必要な全スター
ト・アドレスを読出すためアドレス・カウンタ８
８より発するに必要なアドレスの数に関係する。
パターン長比較器８４は、ラツチ回路５２に蓄積
された量とアドレス・カウンタ８８よりの現カウ
ントとを比較する。両方が一致すると、テスト信
号の終わりが指示される。そのとき、パターン長
（終端）比較器８４は、線９０にアドレス・カウ
ンタ８８を０にリセツトする信号を出す。これに
より、アドレス・カウンタ８８は、０からカウン
トし始めテスト信号の発生を繰返す。

第８図において、動作中にテスト信号選択命令
が線４３を介してCPU４２に供給される（ステ
ツプ140）。CPU４２は、選択されたテスト信号
に対しパターンROM３８において対応する能動
ビデオ部分の位置を決定し、適当な指令をROM
アドレス・カウンタ９４及びRAMロード・カウ
ンタ９６に送る。また、CPU４２は、制御ROM
４５のどの組がこの選択したテスト信号に対応す
るかを決定し、制御ROM選択線４９に可能化信
号を与えてROMの適当な組を可能化する。更
に、CPU４２は、線８６を介してラツチ回路５
２にパターン長データを送り、テスト信号の繰返
しを制御する（ステツプ142）。

制御ROMの各組すなわちスタート・アドレス
ROM、区分長ROM及び混合ROMに対し、テス
ト信号の垂直ブランキング期間に対応するデータ
は、組毎に同じ位置に蓄積される。よつて、新し
いテスト信号が選択されたとき、異なる組の制御
ROMが信号発生の制御を引継いでも、制御
ROMの新しく可能化された組によつて生じるス
タート・アドレス・データ、区分長データ及びホ
ールド命令には識別できるような変化は生じな
い。

本発明実施例の動作説明を続ける。ステツプ
（142）において、一度能動ビデオ・パターンがパ
ターンROMに入れられ制御ROMが選択されパ
ターン長が決定されると、CPU４２は、垂直ブ
ランキング期間の線１１の一定部分が現に発生さ
れているかどうかを決定する（ステツプ144）。こ
の点に到達すると、CPU４２は、ラツチ回路１
６Ａ，１６Ｂ，１６Ｃ及び１６Ｄを無能化しラ
ン・カウンタ５６を無能化して、アドレス可能メ
モリ２６〜３２にパターンの最初の部分をロード
させる（ステツプ146）。ステツプ（148）におい
て、CPU４２は、全パターンが移送されたかど
うかを決定する。移送が完了すると、CPU４２
は、新しく選択した制御ROMを可能化し（ステ
ツプ150）、ラン（実行）ステツプ（138）に戻つ
て新しいテスト信号を発生する。

一方、ステツプ（148）でパターン移送が完了
していないと、CPUは、制御ROM４５の制御に
戻り、ステツプ（152）に進んで次の線の一定部
分を探す。一定部分に達すると、CPUは、アド
レス可能メモリ２５を制御しステツプ（154）に
進んでパターンの次の部分をRAM２６〜３２に
ロードさせる。また、このステツプ中、ラツチ回
路１６Ａ，１６Ｂ，１６Ｃ及び１６Ｄを無能化し
ラン・カウンタ５６を無能化して、データをパタ
ーンROM３８よりRAM２６〜３２へ移送させ
る。ステツ（154）が完了すると、CPU４２は、
ステツプ（148）に戻つて再びパターン移送が完
了したかどうかを決定する。ノーの場合は、
CPU４２は、パターン移送が完了するまでステ
ツプ（152）と（154）を通るループを繰返す。上
述のように、代表的テスト信号に対しては、パタ
ーン移送は垂直ブランキング期間の線３７に到達
する前に充分に完了する。

第８図のラン・ステツプ（138）の遂行中に、
前述のようにテスト信号が発生される。

本実施例においては、DAC１４Ａ〜１４Ｄに
関連するラツチ回路１６Ａ〜１６Ｄは、それぞれ
CPU４２に制御されてマルチプレクサ３４から
の２進ワード列における各２進ワードに応答す
る。したがつて、各DAC１４Ａ〜１４Ｄは、各
２進データを関連するラツチ回路より受取り、対
応するアナログ出力レベルを生じる。この自動的
テスト信号発生モードは、テスト信号を「飛びは
ね」状に（as“bounce”）発生することができる。
すなわち、フレーム波形の能動ビデオ部分が２つ
の異なるテスト・パターン間を交互に切換えら
れ、その結果、HDTV表示１０８上の可視像が
フレーム毎に２つのパターン間をあちころ飛びは
ねるようになる。ピンクツシヨン（糸巻き）／ク
ロス・ハツチのパターンを希望する場合は、この
飛びはねモードを用いて１フレームにクロス・ハ
ツチを、次のフレームに糸巻き状ドツト・アレー
（点線）を表示できるであろう。この糸巻きとク
ロス・ハツチ間を交互に変化する像は、ピンクツ
シヨン／クロス・ハツチのパターンを生じるであ
ろう。

上述の説明より、本発明は一連の異なるテスト
信号、特にHDTVのテストに用いる信号を動的
に発生するのに好適であることが分かるであろ
う。例えば、補助メモリ５１をCPU４２に接続
し、CPU４２により、テスト信号選択線４３を
介して使用者が選択しうる一連のテスト信号を蓄
積するのにこのメモリ５１を用いる。その後
CPU４２をラン・モードに置き、CPUにより、
補助メモリ５１に選択・蓄積したテスト信号の中
からパターンROM３８よりアドレス可能メモリ
２５にロードすべきパターンを選択し、線４９を
介して関連する制御ROMを選択する。それか
ら、CPUは、選択したテスト信号を所定時間幅
だけ表示し、次いで再び補助メモリ５１より表示
すべき次のテスト信号を取出し、その後パターン
ROM３８よりアドレス可能ROM２５への移送
及び線４９による制御ROMの選択を繰返し、最
終的に使用者が指定した順序で選択されたテスト
信号をすべて表示する。

これまでの説明では、CPU４２は制御線２７
を介してラツチ回路１６Ａ〜１６Ｄにマルチプレ
クサ３４からの２進ワード列における全２進ワー
ドに応答するよう適当なモード制御信号を与え
る、と仮定した。本発明の他の実施例では、
CPU４２より線２９を介してカラー・バー・モ
ード制御回路１８を可能化し、ラツチ回路１６Ａ
〜１６Ｄが次々に可能化されてマルチプレクサ３
４からの２進ワード列における選択位置を占める
２進ワードのみに応答するようにしている。この
理由は、以下の説明により明らかとなるであろ
う。

上述した前のテスト信号の発生とは違つて、各
チヤンネル１２Ａ，１２Ｂ，１２Ｃ及び１２Ｄ
は、カラー・バー・テスト信号の場合は異なる能
動ビデオ信号を生じる。

第９図は、カラー・バー・テスト信号に対する
各チヤンネルの適当な能動ビデオ・パターンの例
を示す。各チヤンネルに対する能動ビデオ信号
は、垂直なバーがそれぞれ異なる色を持つように
他のチヤンネルの能動ビデオ信号とは違つたもの
が選択される。再生されるカラーは、同じ強さの
赤、緑及び青を種々組合わせたものとなる。

同図から分かるように、青チヤンネルの能動ビ
デオ・パターンは、緑チヤンネルよりも２倍の速
さで変化している。同様に、緑チヤンネルの波形
も、赤チヤンネルより２倍の速さで変化してい
る。

各チヤンネルで異なる能動ビデオ信号を発生す
るため、カラー・バー能動ビデオ・パターンは、
パターンROM３８からアドレス可能メモリ２５
へ、赤チヤンネル１２Ａの能動ビデオ・パターン
が全部RAM２６内に入り、緑チヤンネル１２Ｂ
の能動ビデオ・パターンが全部RAM２８内に入
り、青チヤンネル１２Ｃの能動ビデオ・パターン
が全部RAM３０内に入り、そして、黒バース
ト・チヤンネル１２Ｄの能動ビデオ・パターンが
全部RAM３２内に入るように、移送される。こ
うして、アドレス可能メモリ２５がアドレスさ
れ、それに応じて２進ワードの組がマルチプレク
サ３４により２進ワードの列に変換されると、そ
の列の最初の位置にある２進ワードは赤チヤンネ
ルのデータを表わし、その列の第２の位置にある
２進ワードは緑チヤンネルのデータを表わし、そ
の列の第３の位置にある２進ワードは青チヤンネ
ルのデータを表わし、そして、最後にその列の第
４の位置にあるデータは黒バースト・チヤンネル
のデータを表わす。

上述のように、カラー・バー・モード制御回路
１８は、カラー・バー発生期間に可能化される。
この回路は、ラツチ回路１６Ａ〜１６Ｄを順次２
進ワード列の特定位置を占める２進ワードに応答
するように可能化する。すなわち、モード制御回
路１８は、ラツチ回路１６Ａを、アドレス線２４
上の各アドレスに対しアドレス可能メモリ２５よ
り供給される２進ワードの各組に応じてアルチプ
レクサ３４によつて作られる２進ワード列におい
て最初の位置を占める２進ワードに応答するよう
に可能化する。同様に、モード制御回路１８は、
ラツチ回路１６Ｂを、マルチプレクサ３４からの
２進ワード列において第２の位置を占める２進ワ
ードのみに応答するように可能化する。以下、ラ
ツチ回路１６Ｃ及び１６Ｄについても同様とす
る。

本発明の好適な実施例においては、モード制御
回路１８は、線２１に供給される98MHzのクロツ
クによつて歩進する４ビツトのリング・カウンタ
である。第１図に示すように、リング・カウンタ
内の各４ビツトの位置は、ラツチ回路１６Ａ〜１
６Ｄの１つに対応している。モード制御回路１８
は、リング・カウンタとして、１つのビツトをク
ロツク速度で各ビツト位置を通して循環させる。
こうして、ラツチ回路１６Ａは、98MHzクロツク
の４クロツク・サイクル毎に１つの可能化信号を
受ける。ラツチ回路１６Ｂについても、同様であ
る。ただし、その可能化信号は、ラツチ回路１６
Ａに対する可能化信号より時間的に１クロツク・
パルスだけ離れて到着する。線２４に現われアド
レス可能メモリ２５に供給される各アドレスは、
24MHzの速度で生じていることに注意されたい。
これは、各ラツチ回路１６Ａ〜１６Ｄがモード制
御回路１８から可能化信号を受ける速度に等し
い。

カラー・バー・モードと非カラー・バー・モー
ドにおけるラツチ回路１６Ａ〜１６Ｄへのモード
制御信号の相違点を、第１０図に示す。第１０図
の左側に非カラー・バー・テスト信号に対するモ
ード信号が示され、第１０図の右側にカラー・バ
ー・テスト信号に対するモード信号が示される。
非カラー・バー・モード信号に対して、全チヤン
ネルは、マルチプレクサ３４からの２進ワード列
における各２進ワードに対する可能化パルスを受
ける。カラー・バー・モードでは、逆に、赤チヤ
ンネル１２Ａに対するラツチ回路１６Ａは、アド
レス可能メモリ２５からの２進ワードの各組にお
いて第１位置Ｐ１を占める２進ワードに応答を可
能とする可能化パルスを受ける。同様に、緑チヤ
ンネル１２Ｂに対するラツチ回路１６Ｂは、２進
ワード列の２進ワードの各組において第２位置Ｐ
２を占める２進ワードを受ける。上述のようにし
て、RAM２６からのデータは赤チヤンネル１２
Ａのみに移送され、RAM２８からのデータは緑
チヤンネル１２Ｂのみに移送され、RAM３０か
らのデータは青チヤンネル１２Ｃにのみ移送さ
れ、RAM３２からのデータは黒バースト・チヤ
ンネル１２Ｄにのみ移送される。こうして、各出
力チヤンネルに対し異なるテスト信号が発生され
る。

上述より、カラー・バー・モードでは、テスト
信号を定めるために与えられた期間にわたつて用
いられる２進ワードは、より少ないことが明らか
である。好適な実施例では、アドレス線２４を介
してアドレス可能メモリ２５に24MHzの速度でア
ドレスが供給される場合、各チヤンネルに対して
発生されるテスト信号は、同様に24MHz速度で供
給される２進ワードによつて定められる。よつ
て、カラー・バー・モード時に本発明によつて発
生されるテスト信号は、24MHzの脈流又はサンプ
リング成分を含んでいる。代表的なHDTV表示
においては、能動ビデオ部分の立上がり時間は、
少なくとも27MHzの帯域幅に対応することが要求
される。したがつて、24MHzのサンプリング成分
は、実際に再生される可視像を幾らか劣化させる
ことになる。

（トランスバーサル・フイルタ） かかる現像を解消するため、本発明において
は、各出力チヤンネルにカラー・バー・テスト信
号発生モード時に動作する独特のトランスバーサ
ル・フイルタを使用しうる。これらのトランスバ
ーサル・フイルタは、直線的位相を持つ24MHzの
サンプリング成分を除去するように設計されてい
る。

第６図は、トランスバーサル・フイルタの構成
と特性の例を示す図である。一般に、本発明で使
用しうるトランスバーサル・フイルタは、信号の
周波数において特性インピーダンスがZ₀の遅延線
を進む高周波信号がその遅延線の終端部に入射の
際ほぼ全反射されるという性質を利用している。
また、1/4波長又はその奇数倍の電気長（信号の
周波数によつて決まる。）を持つ遅延線を進む信
号が進路の各横断線（trans versal）で位相が90°
変化するという他の性質も、利用する。第６図か
ら分かるように、トランスバーサル・フイルタ
は、約12MHzで1/4波長及びその奇数倍の電気長
を持つ遅延線１５６を有する。また、遅延線１５
６と組合わせて約8MHzで1/4波長及びその奇数倍
を持つ遅延線１５８をも有する。遅延線１５６の
出力は、高インピーダンス増幅器１６０を通り高
インピーダンスで終端されている。遅延線１５６
の入力は、遅延線１５６の特性インピーダンスZ₀
で終端される。上述の構成により、入力波形中の
12MHz周波数（及びその奇数倍の）成分は、遅延
線１５６の終端部から反射され、180°の位相で遅
延線１５６の入力の方に戻る。よつて、遅延線１
５６の入力では、反射された12MHz周波数成分が
入来波形中のこれと対応する成分を打消すことに
なる。同様に、遅延線１５８の入力では、8MHz
周波数（及びその奇数倍）成分が除去される。

第１図のトランスバーサル・フイルタ（Ｔフイ
ルタ）１６８には、特定チヤンネルのDACから
の信号が遅延線１５８に供給される。第６図に示
すように、遅延線１５８から出る信号は、遅延線
１５６の入力及び増幅器１６２の入力に供給され
る。増幅器１６２の入力インピーダンスは、増幅
器１６２と遅延線１５８との遅延線１５６の入力
における合成負荷が遅延線１５６の特性インピー
ダンスZ₀に等しくなるように定める。

増幅器１６０及び１６２の出力は、加算回路１
６４に接続されて加算される。増幅器１６６の出
力は、加算回路１６４に供給されて増幅器１６０
及び１６２の出力から減算される。このように信
号が加算回路１６４に供給されるとき、加算回路
１６４の出力は第６図に示すような周波数特性を
有する。

24MHzのサンプリング成分を含むDACからの
信号が上述のトランスバーサル・フイルタに与え
られると、これら24MHz成分は信号から除去され
る。

非カラー・バー・モードでは、特定チヤンネル
のDACからの信号に存在する周波数は充分に高
いので、遅延線１５６及び１５８がこれらの信号
に与える影響は無視できる。この場合、出力波形
は増幅器１６０より取出される。非カラー・バ
ー・モード時、CPU４２は、線１０９にフイル
タ無能化命令を出してトランスバーサル・フイル
タ１６８を無能化する。

第５図は、平坦フイールド・テスト信号発生用
の代表的なパターン区分を示す。平坦フイール
ド・テスト信号は、背景として再生可視像がスク
リーン全面で一様な明暗度を示す必要があり、そ
の明暗レベルの選択は自由である。代表的な平坦
フイールド・テスト信号の能動ビデオ部分は、立
上がり縁１７０、一定レベル部分１７２及び立下
がり縁１７４によつて定められる。この能動ビデ
オ部分は、テスト信号における各能動ビデオ線毎
に繰返される。第５図から分かるように、立上が
り及び立下がり縁における立上がり時間は、一定
であつて一定レベル部分の大きさの関数ではな
い。逆に、立上がり時間が一定のため、立上がり
及び立下がり縁の傾斜は、テストに選択した明暗
レベルすなわち一定レベル部分の大きさの関数と
して変化することになる。

したがつて、選択された明暗レベルの平坦フイ
ールド・テスト信号の能動ビデオ部分を定めるた
めには、次のデータをパターンROM３８に蓄積
してアドレス可能メモリ２５に移送する必要があ
る。

(1) 立上がり縁全体を定めるデータ (2) 立下がり縁全体を定めるデータ (3) 一定レベル部分の大きさを定めるデータ 選択する可能性のある明暗レベル全部に対応し
て、同様なパターン・データを蓄積する。

動作時に、使用者が特定の明暗レベルの平坦フ
イールド・テスト信号を指定すると、CPU４２
は、選択された明暗レベルのパターン・データを
パターンROM３８からアドレス可能メモリ２５
に移送する。制御ROM４５は、そのままであ
る。ラン・モード中、制御ROM４５は、アドレ
ス可能メモリ２５から立上がり時間パターン・デ
ータを読出させる。それから制御ROM４５は、
一定レベル・データを読出させ、アドレス可能メ
モリの出力として適当な長さの時間保持させる。
最後に、制御ROM４５は、立下がり縁データを
読出させて能動ビデオ部分の発生を完了する。

第１１図は、本発明の好適な実施例における制
御パネルを示すものである。制御パネルには、使
用者が発生しようとするテスト信号について
CPU４２に指令するスイツチがある。

一般に、これらのスイツチはグループに分けら
れる。各グループは、発生しうるテスト信号に対
応している。グレープ３００，３０２，３０４，
３０６，３０８，３１０及び３１２内のスイツチ
は、それぞれ押されたときその上に表示されてい
るテスト・パターンを発生させる。例えば、グル
ープ３００は、多バースト・テスト信号の選択を
可能とする。使用者が高レベル・高バンド・スイ
ツチ３４０を押すと、高明暗レベル（例えば
70CCIRピーク対ピーク）で２、10.9、14.0、
19.6、24.6及び38.8MHzのバースト周波数を持つ
多バースト信号が発生される。

スイツチ・グループ３０２は、高又は低平均画
像レベル（APL）で2MHzから32MHzまでのマー
カ付き綿掃引（line sweep）を与える。

スイツチ・グループ３０４は、表示されたサブ
キヤリア（副搬送波）、直線増加強度、５段強度
又は10段強度のどれかの傾斜した能動ビデオ波形
の選択を可能とする。

スイツチ・グループ３０６は、APLが100％範
囲又はAPLが75％範囲のどれかのカラー・バ
ー・テスト信号の選択を可能とする。

スイツチ・グループ３０８は、パルス部分の幅
1T、2T又は4Tに選択しうるパルス／バー（パル
ス／窓）テスト信号の発生を制御する。

スイツチ３１０は、掃引ダイヤモンド・テスト
信号の発生を制御する。

スイツチ・グループ３１２は、あとで詳細に述
べるコンバージエンス・テスト信号を制御する。

スイツチ・グループ３１８は、平坦フイール
ド・テスト信号及びその性質の選択を可能とす
る。スイツチ３３４は、テスト信号発生器の遠隔
制御スイツチによる制御を可能とする。

スイツチ３３８は、通常水平同期及びバースト
部分に対応する部分が代わりに黒レベルを持つ能
動ビデオ部分を有するテスト信号を生じるよう
に、テスト信号発生器を動作させる。

赤チヤンネル可能化スイツチ及び赤チヤンネル
出力コネクタは、符号３２８で示してある。３３
０は緑チヤンネルに対するスイツチとコネクタを
示し、３３２は青チヤンネルに対するスイツチと
コネクタを示す。特定のチヤンネルに関連するス
イツチを動作させることにより、そのチヤンネル
を可能化又は無能化しうる。

シーケンス・スイツチ３１４は、使用者が一連
のテスト信号を送りたいと望む場合それをCPU
に指示するものである。使用者がスイツチ３１４
を押すと、CPU４２は、使用者がその後動作さ
せるスイツチを順番に記憶する。これらのスイツ
チは、１列に記憶される。再びスイツチ３１４を
押すと、CPU４２は、記憶されたプログラム順
序を実行する。

グループ３１２のコンバージエンス・テスト信
号に関連するスイツチについて、これより詳細に
説明する。非シーケンス・モードでは、このグル
ープのスイツチは、クロス・ハツチ又はドツト・
パターン又はクロス・ハツチとドツト・パターン
の交番信号のいずれかの選択を可能とする。押さ
れたスイツチにより、パターンは３×５又は３×
４の画面縦横比のどれかに、また、負又は正の像
のどれかになる。負の像とは背景が白でパターン
が黒、正の像とは背景が黒でパターンが白い像で
ある。

使用者がグループ３１２のスイツチのどれか１
つを１回だけ押すと、CPU４２は、これをクロ
ス・ハツチ・パターンに対する要望と判断する。
また、使用者が同じスイツチを２回押すと、
CPU４２は、これをドツト・パターンすなわち
ピンクツシヨン・パターンに対する要望と判断す
る。使用者が同じスイツチを３回押すと、CPU
４２は、これをクロス・ハツチとドツト・パター
ンの交番信号に対する要望と判断する。クロス・
ハツチとドツト・パターンの交番信号では、テス
ト信号はフレーム毎にドツト・パターンとクロ
ス・ハツチ・パターンの間を交互に変化する。

スイツチ・グループ３１８は、平坦フイール
ド・テスト信号を制御する。使用者が平坦フイー
ルド・スイツチ３２０を押すと、CPU４２は、
平均画像レベル（APL）が30CCIRの平坦フイー
ルド・テスト信号を発生するよう指示される。使
用者がその後APLレベル・スイツチ３２２を押
すと、平坦フイールド・テスト信号のAPLが30
〜100CCIRの範囲内で増加する。

使用者がAPLレベル・スイツチ３２２を１秒
間以上押し続けると、CPU４２は、自動的に
APLレベルを所定時間に亘つて30〜100CCIR間
を10CCIRずつ増加させる。

使用者が平坦フイード・スイツチ３２０を押し
てから飛びはねスイツチ３２４を押すと、CPU
４２は、40CCIRと90CCIRの間をレート・ポテン
シヨメータ３２６で制御されるレート（速度）で
交替する平坦フイールドを持つテスト信号を発生
するよう指示される。その最高速度は１フレーム
置きに１回が好ましく、一方、最低速度は明暗レ
ベル当たり８ 1/2秒に１回である。

バー・グラフLED指示器３１６は、発生され
ているテスト信号の能動ビデオ部分の明暗レベル
を可視的に指示するものである。

発生器ロツクLED３３６は、内部位相ロツ
ク・ループ発振器が外部から供給されるビデオ入
力基準信号にロツクされているとき、発光してそ
れを示す。

第１２図は、テスト信号の連続プログラムの例
を示す流れ図である。この図は、制御パネル・ス
イツチからの情報をCPUが処理する状況を詳細
に示している。点線２０１で囲まれたブロツク
は、ずつと前に述べた本発明の動作に対応する部
分である。そのブロツク内で、CPU４２は、使
用者によつて指定された順序でテスト・パターン
を発生させる。ステツプ（200）において、CPU
４２は、現在のテスト信号の発生が完了したかど
うかを判断する。CPU４２は、テスト信号が完
了するまでステツプ（200）に留まる。ステツプ
（202）において、CPU４２は、一連のテスト信
号が発生されているかどうかを判断する。イエス
であれば、ステツプ（204）に進み、例えば補助
メモリ５１に蓄積された列からの次のパターンで
その出力レジスタを更新する。次いで、CPU４
２は、ステツプ（206）に進み、データをROM
アドレス・カウンタ９４及びRAMロード・カウ
ンタ９６に出力して、パターンROM３８から必
要なパターンをアドレス可能メモリ２５にロード
し、適当な制御ROM４５を指定する。ステツプ
（202）で一連のテスト信号が発生されていないと
判断すると、CPU４２は直接ステツプ（206）に
進む。

ステツプ（206）に続いて、CPU４２は、ステ
ツプ（208）において制御パネルのスイツチのど
れかが押されたかどうかを判断する。ノーであれ
ば、ステツプ（200）に戻り、現在のテスト信号
の発生を続行する。

これに対し、ステツプ（208）においてスイツ
チが押された場合、CPUは、ステツプ（210）に
進み、シーケンス・スイツチ３１４が押されたか
どうかを判断する。イエスであれば、CPU４２
は、点線２１１で囲まれたブロツクを有するシー
ケンス（連続）ロード・モードに入る。ステツプ
（210）においてシーケンス・スイツチ３１４が押
されていなければ、CPU４２は、点線２１３の
単一パターン・ロード・モードに進む。

単一パターン・ロード・モード２１３におい
て、CPU４２は、まずコンバージエンス・スイ
ツチ３１２のどれかが押されたかどうかをチエツ
クする（ステツプ242）。ノーであれば、次のステ
ツプ（252）に進み、平坦フイールド・スイツチ
３２０が押されたかどうかを判断する。第１２図
では、平坦フイールドをFFで示す。ノーであれ
ば、実際に押された例えばカラー・バー・スイツ
チに対応するパターンを出力レジスタにロードし
（ステツプ266）、CPU４２はステツプ（200）に
戻る。

ステツプ（242）においてコンバージエンス・
スイツチの１つが押されると、CPUは、ステツ
プ（244）に進み、コンバージエンス・スイツチ
が２回押されたかどうかを判断する。ノーであれ
ば、ステツプ（250）でクロス・ハツチのパター
ンが指定され、ステツプ（266）でこれが出力レ
ジスタにロードされる。これに対し、コンバージ
エンス・スイツチが少なくとも２回押されると、
CPU４２は、ステツプ（246）に進み、コンバー
ジエンス・スイツチが３回押されたかどうかを判
断する。ノーであれば、CPU４２は、ステツプ
（252）でドツト・パターンを指定し、これをステ
ツプ（266）で出力レジスタにロードする。

ステツプ（246）においてコンバージエンス・
スイツチが３回押されていると、ステツプ（248）
において、フレーム毎にクロス・ハツチ・パター
ンとドツト・パターン間を交替するパターンを指
定し、これをステツプ（266）で出力レジスタに
ロードする。

ステツプ（252）において平坦フイールド・ス
イツチ３２０が押されたと判断されると、ステツ
プ（254）に進み、APLレベル・スイツチ３２２
がチエツクされる。APLスイツチが押されてい
なければ、CPU４２は、ステツプ（260）に進
み、平均プログラム・レベル品質に対する不実行
（default）値を30に指定する。その後、ステツプ
（264）において、指定された品質レベルを有する
平坦フイールド・パターンを指示し、これをステ
ツプ（266）で出力レジスタにロードする。

これに対し、ステツプ（254）においてAPLス
イツチが押されていた場合は、CPU４２は、ス
テツプ（256）においてそのスイツチが１秒以上
押されていたかどうかを判断する。ノーであれ
ば、CPU４２は、ステツプ（258）に進み、APL
品質レベルを前の品質レベルから１ずつ増加させ
る。CPU４２は、それからステツプ（264）に進
み、平坦フイールド・テスト信号及び更新された
APL品質レベルを指定し、これをステツプ
（266）で出力レジスタにロードする。

ステツプ（256）においてAPLスイツチが１秒
以上押されていたと判断されると、ステツプ
（262）が実行され、そこで自動的に１ずつ歩進す
る自動APL品質レベル増加が指示される。ステ
ツプ（262）の終了後、CPUは、ステツプ（264）
に進み、平坦フイールド及び前のように適当な品
質レベルを指定する。

次に、シーケンス・モード２１１においては、
CPUは、ステツプ（212）で次のスイツチが押さ
れるまで待つ。次のスイツチが押されると、
CPUは、ステツプ（214）に進み、シーケンス・
スイツチが２回押されたかどうかを判断する。イ
エスであれば、CPUは、ステツプ（200）に戻
り、シーケンス・ロード・モードからそのシーケ
ンスの実行に移り始め、必要あればその指定され
たパターンを表示する。

これに対し、ステツプ（214）でシーケンス・
スイツチ３１４が２回押されていなければ、次の
ステツプ（216）に進む。このステツプでは、平
坦フイールド・スイツチ３２０又はどれかのコン
バージエンス・スイツチ３１２が押されたかどう
かを判断する。ノーであれば、ステツプ（218）
が実行され、そこで実際に押されたスイツチに対
応するパターンが順番に蓄積される。ここで、
CPU４２はテスト順に発生するテスト・パター
ンの順番を記憶していることを想起されたい。そ
の後、CPU４２は、ステツプ（212）に戻り、次
のスイツチが押されるのを待つ。

これに対し、ステツプ（216）において平坦フ
イールド又はコンバージエンス・スイツチの１つ
のいずれかが押されると、次にステツプ（222）
が実行される。ステツプ（222）では、CPU４２
は、コンバージエンス・スイツチが押されたかど
うかを判断する。ノーであれば、CPUは、ステ
ツプ（243）に進み、次のスイツチが押されるの
を待つ。ステツプ（222）で押されたスイツチが
コンバージエンス・スイツチでなければ、そのス
イツチは平坦フイールド・スイツチであると想定
される。

次のスイツチが押されると（ステツプ234）、
CPU４２は、そのスイツチがAPLスイツチ３２
２かどうかを判断する（ステツプ236）。ノーであ
れば、CPUはステツプ（240）に進み、そこで平
坦フイールド・パターンは１列に不実行（DEF）
APLレベル30でロードされる。

これに対し、ステツプ（236でAPLスイツチ３
２２が押されると、APL品質はステツプ（238）
で１だけ増加する。ステツプ（238）においても、
ステツプ（262）について上述したと同様な自動
APL品質増加を得ることができる。

ステツプ（238）を実行した後、CPU４２は、
ステツプ（234）に進み、次のスイツチの同一性
を判断する。APLスイツチが押され続けると、
APL品質レベルは、APLスイツチ３２２と異な
るスイツチが押されるまで増加を続ける。

ステツプ（222）においてコンバージエンス・
スイツチが押されると、CPUは、ステツプ
（220）に進み、次のスイツチが押されるまで待
つ。次のスイツチが押されると、CPUは、ステ
ツプ（224）で押されたスイツチが飛びはねスイ
ツチ３２４かどうかを判断する。イエスであれ
ば、クロス・ハツチのパターンがステツプ（226）
で順番にロードされ、CPUはステツプ（212）に
戻る。ステツプ（224）で飛びはねスイツチが押
されていなければ、ステツプ（228）が実行され、
そこでコンバージエンス・スイツチ３２２が調べ
られる。コンバージエンス・スイツチが押されて
いなければ、ドツト・パターンがステツプ（230）
で順番にロードされ、CPUはステツプ（212）に
戻る。

ステツプ（228）において押されたスイツチが
コンバージエンス・スイツチでなければ、CPU
４２は、ステツプ（232）に進み、クロス・ハツ
チ・パターンを順番にロードする。その後、
CPU４２は、ステツプ（212）に戻る。

上述の説明から分かるように、本発明は、特定
のテスト・パターンを持つ個々のテスト信号又は
１組の異なるテスト・パターンを持つ一連のテス
ト信号を発生することができる。

シーケンス・モードでは、ポテンシヨメータ３
２６は、シーケンスの中に各パターンが存在する
時間の量は決定する。

上述において、第１２図の流れ図は、発生され
るテスト信号を選択する場合の本発明の動作を示
すものである。この流れ図における特定のステツ
プ例えばステツプ（212）の実行中又はそれと同
時に、CPU４２は、作動プログラムの他の部分
を処理することも可能である。

以上、理解し易いように一例を図示して詳細に
説明したが、本発明は特許請求の範囲に記載した
発明の要旨に含まれる限り、種々の変形・変更を
なしうるものである。

（発明の効果） 本発明によれば、高速立上がり時間を持ち高鮮
明度テレビジヨンに用いて好適のテスト信号を個
個に、或いは複数の異なるテスト信号を連続して
発生することができる。

【図面の簡単な説明】

第１図は本発明テスト信号発生器の実施例を示
す総合ブロツク図、第２Ａ図は高鮮明度テレビジ
ヨンに使用される代表的テスト信号を示す波形
図、第２Ｂ図はHDTV表示における１フレー
ム・テスト信号の第１及び第２フイールドの線の
間挿状態を示す図、第２Ｃ図は第２Ａ図のｘ−ｘ
線間の拡大波形図、第２Ｄ図は第２Ａ図のｙ−ｙ
線間の拡大波形図、第３図はテスト信号をパター
ン区分より再構成する状況を示す表、第４図はア
ドレス可能メモリからの２進ワードの複数組を１
つの高速２進ワード列に変換する状況を示す説明
図、第５図は平坦フイールド・テスト信号に対す
る能動ビデオ部分を示す波形図、第６図は本発明
においてカラー・バー・テスト信号の発生と関連
して使用しうるトランスバーサル・フイルタの構
成と特性の例を示す図、第７図はHDTV表示上
にバー・ウインドー・パターンを発生するテスト
信号の能動ビデオ部分を示す図、第８図はパター
ン区分をメモリに移送するときの流れ図、第９図
はカラー・バー・パターンを発生するテスト信号
の能動ビデオ部分を示す波形図、第１０図はカラ
ー・バー・モード及び非カラー・バー・モードに
対する出力チヤンネル間の２進ワード列における
２進ワードの配列差を示す説明図、第１１図は本
発明に使用しうる制御パネルの例を示す平面図、
第１２図は本発明に使用しうるテスト信号シーケ
ンス・プログラムの例を示す流れ図である。 ２５……アドレス可能メモリ（パターン区分記
憶手段）、４４……フレーム波形パターン構成手
段、１４Ａ〜１４Ｄ，１６Ａ〜１６Ｄ……フレー
ム波形パターンをテスト信号に変換する手段、１
０８……ラスタ走査表示手段。

Claims (1)

1. 【特許請求の範囲】 １ 所定のテスト信号パターンを表すデータを指
   定されたメモリ位置に記憶するための、アドレス
   可能メモリを含む記憶手段と、 上記の記憶手段の選択された位置及び位置の順
   序を順次且つ繰返してアドレスし、上記所定のテ
   スト信号パターンを表す一連のデータを上記の記
   憶手段から読出すアドレス手段とを具え、 上記アドレス可能メモリは、上記アドレス手段
   から上記一連のアドレスを共通に受信して上記デ
   ータを記憶する複数のアドレス可能メモリを含
   み、各アドレス可能メモリは、上記一連のアドレ
   ス内の各アドレスに対して１つの２進データワー
   ドを与え、該２連データワードは集まつて１組の
   ２進ワードを形成するものであり、更に、 上記２進ワードの複数組を、２進ワードが直列
   に連続する形の上記一連のデータに変換する手段
   を具えるテスト信号発生器。 ２ 所定のテスト信号パターンを表すデータを指
   定されたメモリ位置に記憶するための、アドレス
   可能メモリを含む記憶手段と、 上記の記憶手段の選択された位置及び位置の順
   序を順次且つ繰返してアドレスし、上記所定のテ
   スト信号パターンを表す一連のデータを上記の記
   憶手段から読出すアドレス手段とを具え、 上記アドレス手段は、 上記の記憶手段における若干数のスタート位置
   を指定するスタート・アドレス発生命令と、これ
   らの指定されたスタート位置がアドレスされるべ
   き順序とを与える手段と、 上記スタート・アドレス発生命令に応答して、
   各スタート・アドレスに対応して続く一連のアド
   レスを組立てる手段と、 上記一連のアドレスに従つて、上記の記憶手段
   からデータを読出す手段とを含むテスト信号発生
   器。 ３ ラスタ走査表示手段を制御して該表示手段に
   指定された可視像を生じるフレーム波形パターン
   のテスト信号発生装置であつて、 該フレーム波形パターンの選択された部分を表
   す複数の分割パターンを記憶する手段であつて、
   上記フレーム波形パターンは、同期、バースト及
   び能動ビデオ信号を含み、更に、上記記憶手段に
   記憶された分割パターンは、上記の同期、バース
   ト及び能動ビデオ信号の選択された部分を表すも
   のである記憶手段と、 記憶された所定の分割パターンを検索し、これ
   らを所定の順序で繰返し又は保持して、全フレー
   ム波形パターンを表す一連の分割パターンを実時
   間で構成する手段と、 上記一連の分割パターンをフレーム波形パター
   ンのテスト信号に変換する手段であつて、該フレ
   ーム波形は、独特の分割パターンと、フレーム波
   形において独特でない全パターンを定める定形的
   分割パターンとを含む複数の分割パターンを有し
   ており、更に、上記の記憶された分割パターン
   は、上記独特の分割パターンと上記定形的な分割
   パターンとを含むものである変換手段と を具えたテスト信号発生装置。