JPH0580973A - 正規化丸め装置 - Google Patents
正規化丸め装置Info
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- JPH0580973A JPH0580973A JP3240998A JP24099891A JPH0580973A JP H0580973 A JPH0580973 A JP H0580973A JP 3240998 A JP3240998 A JP 3240998A JP 24099891 A JP24099891 A JP 24099891A JP H0580973 A JPH0580973 A JP H0580973A
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Abstract
(57)【要約】 （修正有）
【目的】 演算結果の丸めと正規化を高速に行う。
【構成】 商の算出時、最後に求まる部分商を除いた複
数の部分商を重複しない第１の中間値と第２の中間値に
分割し、部分和１と第１の中間値を選択する第１の選択
手段１３、部分桁上げと第２の中間値を選択する第２の
選択手段１４、最後に求まる部分商を除いた複数の部分
商により丸め位置を決める丸め位置判定手段１５、丸め
位置を変えて丸めを行うと共に２数の加算を行う丸め位
置が異なる第１，第２の加算手段１６，１７、最後に求
まる部分商の最上位ビットの値を求める第３の加算手段
１８、第１，第２の加算手段１６，１７の出力と第３の
加算手段１８の出力と最後に求まる部分商を除いた複数
の部分商１２を入力として、第１，第２の加算手段の出
力１６，１７のうちどちらの丸め結果を選択するか及び
正規化するかを決める正規化丸め判定手段１９、並びに
加算手段１６，１７の出力の選択及び正規化する正規化
丸め手段２０を備える。
数の部分商を重複しない第１の中間値と第２の中間値に
分割し、部分和１と第１の中間値を選択する第１の選択
手段１３、部分桁上げと第２の中間値を選択する第２の
選択手段１４、最後に求まる部分商を除いた複数の部分
商により丸め位置を決める丸め位置判定手段１５、丸め
位置を変えて丸めを行うと共に２数の加算を行う丸め位
置が異なる第１，第２の加算手段１６，１７、最後に求
まる部分商の最上位ビットの値を求める第３の加算手段
１８、第１，第２の加算手段１６，１７の出力と第３の
加算手段１８の出力と最後に求まる部分商を除いた複数
の部分商１２を入力として、第１，第２の加算手段の出
力１６，１７のうちどちらの丸め結果を選択するか及び
正規化するかを決める正規化丸め判定手段１９、並びに
加算手段１６，１７の出力の選択及び正規化する正規化
丸め手段２０を備える。
Description
【０００１】
【産業上の利用分野】本発明は、演算結果の丸めと正規
化を高速に行う正規化丸め装置に関する。
化を高速に行う正規化丸め装置に関する。
【０００２】
【従来の技術】近年、乗算アレイにより求めた部分和と
部分桁上げを加算することにより積を算出し、乗算の反
復計算によりｎ個の部分商を順次求め、最後にこれらの
ｎ個の部分商を加算することにより商を算出する演算器
が存在する。この種の演算器として、特願平１−２１０
０２１号の除算装置がある。図３にｎ個の部分商の位置
関係を示す。図３において、５１，５２，５３，５４は
それぞれｍビットの部分商１，部分商２，部分商３，部
分商ｎであり、乗算の反復計算により部分商１から部分
商ｎまで順次求められる。図３に示すように、部分商ｉ
は最上位ビットが部分商ｉ−１の最下位ビットに重複し
ている。
部分桁上げを加算することにより積を算出し、乗算の反
復計算によりｎ個の部分商を順次求め、最後にこれらの
ｎ個の部分商を加算することにより商を算出する演算器
が存在する。この種の演算器として、特願平１−２１０
０２１号の除算装置がある。図３にｎ個の部分商の位置
関係を示す。図３において、５１，５２，５３，５４は
それぞれｍビットの部分商１，部分商２，部分商３，部
分商ｎであり、乗算の反復計算により部分商１から部分
商ｎまで順次求められる。図３に示すように、部分商ｉ
は最上位ビットが部分商ｉ−１の最下位ビットに重複し
ている。
【０００３】この種の演算器における従来の技術による
正規化丸め装置の構成図を図２に示す。
正規化丸め装置の構成図を図２に示す。
【０００４】以下、図面にしたがって従来の技術による
正規化丸め装置の動作を説明する。図２において、３
１，３２はそれぞれ乗算アレイにより求められた部分
和，部分桁上げ、４２はｎ個の部分商を格納する部分商
格納用レジスタ、４３，４４，４８は２つの入力のうち
１つを選択する選択回路、４５，４６は丸め位置に初期
桁上げとして１を入力することにより丸めを行うと共に
２数の加算を行う丸め位置が異なる加算器、４７は異な
る丸めを行った丸め結果のいずれを選択するか及び正規
化するかどうかを決める正規化丸め判定回路、４９は正
規化を行う正規化回路、３３は演算結果である。
正規化丸め装置の動作を説明する。図２において、３
１，３２はそれぞれ乗算アレイにより求められた部分
和，部分桁上げ、４２はｎ個の部分商を格納する部分商
格納用レジスタ、４３，４４，４８は２つの入力のうち
１つを選択する選択回路、４５，４６は丸め位置に初期
桁上げとして１を入力することにより丸めを行うと共に
２数の加算を行う丸め位置が異なる加算器、４７は異な
る丸めを行った丸め結果のいずれを選択するか及び正規
化するかどうかを決める正規化丸め判定回路、４９は正
規化を行う正規化回路、３３は演算結果である。
【０００５】選択回路４３，４４は積を算出する時及び
乗算の反復計算によりｎ個の部分商を求める時は、それ
ぞれ部分和３１、部分桁上げ３２を出力し、ｎ個の部分
商を求めた後に商を算出する時は、ｎ個の部分商を重複
しない第１の中間値と第２の中間値に分割し、それぞれ
第１の中間値と第２の中間値を出力する。加算器４５，
４６は選択回路４３，４４の出力を入力として、積を算
出する時は、桁上がりが生じた場合と桁上がりが生じな
かった場合の２通りの丸めを行うと共に２数の加算を行
う。また、商を算出する時は、桁落ちが生じなかった場
合と桁落ちが生じた場合の２通りの丸めを行うと共に２
数の加算を行う。乗算の反復計算によりｎ個の部分商を
求める時は、加算器４６は部分和３１、部分桁上げ３２
を入力として丸めを行わずに２数の加算を行うことによ
り部分商を求め、部分商格納用レジスタに順次格納して
いく。正規化丸め判定回路４７は加算器４５，４６の出
力の上位ビットを入力として、積を算出する時の桁上が
りが生じるかどうか、商を算出する時の桁落ちが生じる
かどうか、及び、正規化するかどうかを判定する。選択
回路４８は加算器４５，４６の出力を入力として、正規
化丸め判定回路４７の出力により２通りの丸め結果のい
ずれかを選択する。正規化回路は選択回路の出力を入力
として正規化丸め判定回路４７の出力により正規化を行
い演算結果３３を出力する。
乗算の反復計算によりｎ個の部分商を求める時は、それ
ぞれ部分和３１、部分桁上げ３２を出力し、ｎ個の部分
商を求めた後に商を算出する時は、ｎ個の部分商を重複
しない第１の中間値と第２の中間値に分割し、それぞれ
第１の中間値と第２の中間値を出力する。加算器４５，
４６は選択回路４３，４４の出力を入力として、積を算
出する時は、桁上がりが生じた場合と桁上がりが生じな
かった場合の２通りの丸めを行うと共に２数の加算を行
う。また、商を算出する時は、桁落ちが生じなかった場
合と桁落ちが生じた場合の２通りの丸めを行うと共に２
数の加算を行う。乗算の反復計算によりｎ個の部分商を
求める時は、加算器４６は部分和３１、部分桁上げ３２
を入力として丸めを行わずに２数の加算を行うことによ
り部分商を求め、部分商格納用レジスタに順次格納して
いく。正規化丸め判定回路４７は加算器４５，４６の出
力の上位ビットを入力として、積を算出する時の桁上が
りが生じるかどうか、商を算出する時の桁落ちが生じる
かどうか、及び、正規化するかどうかを判定する。選択
回路４８は加算器４５，４６の出力を入力として、正規
化丸め判定回路４７の出力により２通りの丸め結果のい
ずれかを選択する。正規化回路は選択回路の出力を入力
として正規化丸め判定回路４７の出力により正規化を行
い演算結果３３を出力する。
【０００６】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成の正規化丸め装置では、商を算出する時、ｎ個
の部分商を全て求めた後に丸めと正規化を行うため、商
の算出に時間がかかるという問題があった。
うな構成の正規化丸め装置では、商を算出する時、ｎ個
の部分商を全て求めた後に丸めと正規化を行うため、商
の算出に時間がかかるという問題があった。
【０００７】本発明はかかる点に鑑み、演算結果の丸め
と正規化を高速に行う正規化丸め装置を提供することを
目的とする。
と正規化を高速に行う正規化丸め装置を提供することを
目的とする。
【０００８】
【課題を解決するための手段】本発明の正規化丸め装置
は、最後に求まる部分商を除いた複数の部分商を重複し
ない第１の中間値と第２の中間値に分割し、部分和と第
１の中間値を選択する第１の選択手段と、部分桁上げと
第２の中間値を選択する第２の選択手段と、最後に求ま
る部分商を除いた複数の部分商により丸め位置を決める
丸め位置判定手段と、第１の選択手段の出力と第２の選
択手段の出力を入力とし、丸め位置を変えて丸めを行う
と共に２数の加算を行う丸め位置が異なる第１，第２の
加算手段と、部分和と部分桁上げを入力として最後に求
まる部分商の最上位ビットの値を求める第３の加算手段
と、第１の加算手段の出力と第２の加算手段の出力と第
３の加算手段の出力と最後に求まる部分商を除いた複数
の部分商を入力として、第１の加算手段の出力と第２の
加算手段の出力のうちどちらの丸め結果を選択するか及
び正規化するかを決める正規化丸め判定手段と、正規化
丸め判定手段の出力により第１の加算手段の出力と第２
の加算手段の出力を選択及び正規化する正規化丸め手段
を備えたものである。
は、最後に求まる部分商を除いた複数の部分商を重複し
ない第１の中間値と第２の中間値に分割し、部分和と第
１の中間値を選択する第１の選択手段と、部分桁上げと
第２の中間値を選択する第２の選択手段と、最後に求ま
る部分商を除いた複数の部分商により丸め位置を決める
丸め位置判定手段と、第１の選択手段の出力と第２の選
択手段の出力を入力とし、丸め位置を変えて丸めを行う
と共に２数の加算を行う丸め位置が異なる第１，第２の
加算手段と、部分和と部分桁上げを入力として最後に求
まる部分商の最上位ビットの値を求める第３の加算手段
と、第１の加算手段の出力と第２の加算手段の出力と第
３の加算手段の出力と最後に求まる部分商を除いた複数
の部分商を入力として、第１の加算手段の出力と第２の
加算手段の出力のうちどちらの丸め結果を選択するか及
び正規化するかを決める正規化丸め判定手段と、正規化
丸め判定手段の出力により第１の加算手段の出力と第２
の加算手段の出力を選択及び正規化する正規化丸め手段
を備えたものである。
【０００９】
【作用】本発明は前記した構成により、商を算出する
時、最後に求まる部分商を除いた複数の部分商により丸
め位置を決める丸め位置判定手段を設けたことにより、
最後に求まる部分商を求めると同時に丸めと正規化を行
うことができるので、演算結果の丸めと正規化を高速に
行うことができる。
時、最後に求まる部分商を除いた複数の部分商により丸
め位置を決める丸め位置判定手段を設けたことにより、
最後に求まる部分商を求めると同時に丸めと正規化を行
うことができるので、演算結果の丸めと正規化を高速に
行うことができる。
【００１０】
【実施例】図１は本発明の一実施例における正規化丸め
装置の構成図を示すものである。
装置の構成図を示すものである。
【００１１】以下図面にしたがって、本発明の実施例に
おける正規化丸め装置の動作について説明する。図１に
おいて、１，２はそれぞれ乗算アレイにより求められた
部分和，部分桁上げ、１２は最後に求まる部分商を除い
たｎ−１個の部分商を格納する部分商格納用レジスタ、
１３，１４，２０は２つの入力のうち１つを選択する選
択回路、１５は丸め位置を決める丸め位置判定回路、１
６，１７は丸め位置を変えて丸めを行うと共に２数の加
算を行う丸め位置が異なる加算器、１８は２数の加算を
行う加算器、１９は異なる丸めを行った丸め結果のいず
れを選択するか及び正規化するかどうかを決める正規化
丸め判定回路、２１は正規化を行う正規化回路である。
おける正規化丸め装置の動作について説明する。図１に
おいて、１，２はそれぞれ乗算アレイにより求められた
部分和，部分桁上げ、１２は最後に求まる部分商を除い
たｎ−１個の部分商を格納する部分商格納用レジスタ、
１３，１４，２０は２つの入力のうち１つを選択する選
択回路、１５は丸め位置を決める丸め位置判定回路、１
６，１７は丸め位置を変えて丸めを行うと共に２数の加
算を行う丸め位置が異なる加算器、１８は２数の加算を
行う加算器、１９は異なる丸めを行った丸め結果のいず
れを選択するか及び正規化するかどうかを決める正規化
丸め判定回路、２１は正規化を行う正規化回路である。
【００１２】本実施例における正規化丸め装置を用いた
演算器で扱うデータのフォーマットを図４に示す。図４
において、６１は符号、６２は指数、６３は仮数であ
る。図４に示すように、１ビットの符号６１と１１ビッ
トの指数６２と５３ビットの仮数６３からなる浮動小数
点数である。積及び商を算出する時、符号は乗数と被乗
数及び除数と被除数の符号ビットより求まり、指数は積
を算出する時、乗数と被乗数の指数を加算し、桁上がり
が生じたならばさらに１を加算することにより求まり、
商を算出する時、被除数の指数から除数の指数を減算
し、桁落ちが生じたならばさらに１を減算することによ
り求まる。よって本実施例では説明の簡略化のため仮数
の処理について説明する。また、丸めについては最下位
ビットより１つ下のビットを丸める方法を用いる。
演算器で扱うデータのフォーマットを図４に示す。図４
において、６１は符号、６２は指数、６３は仮数であ
る。図４に示すように、１ビットの符号６１と１１ビッ
トの指数６２と５３ビットの仮数６３からなる浮動小数
点数である。積及び商を算出する時、符号は乗数と被乗
数及び除数と被除数の符号ビットより求まり、指数は積
を算出する時、乗数と被乗数の指数を加算し、桁上がり
が生じたならばさらに１を加算することにより求まり、
商を算出する時、被除数の指数から除数の指数を減算
し、桁落ちが生じたならばさらに１を減算することによ
り求まる。よって本実施例では説明の簡略化のため仮数
の処理について説明する。また、丸めについては最下位
ビットより１つ下のビットを丸める方法を用いる。
【００１３】部分商格納用レジスタ１２にはｍビットの
部分商がｎ−１個格納される。図５に格納される部分商
を示す。図５において、７１，７２，７３，７４，７５
はそれぞれ部分商１，部分商２，部分商３，部分商４，
部分商５である。図５に示すように、ここではｎ＝６、
ｍ＝１２であり、乗算の反復計算により部分商１から部
分商５までの５つの部分商が格納される。５個の部分商
は重複しない２つの中間値に分割することができる。分
割の方法はいくつかあるが、図６にその一例を示す。
部分商がｎ−１個格納される。図５に格納される部分商
を示す。図５において、７１，７２，７３，７４，７５
はそれぞれ部分商１，部分商２，部分商３，部分商４，
部分商５である。図５に示すように、ここではｎ＝６、
ｍ＝１２であり、乗算の反復計算により部分商１から部
分商５までの５つの部分商が格納される。５個の部分商
は重複しない２つの中間値に分割することができる。分
割の方法はいくつかあるが、図６にその一例を示す。
【００１４】図６において、８１，８２は中間値であ
る。図６に示すように、中間値８１は部分商１と部分商
３と部分商５と０のビット列からなり、中間値８２は部
分商２と部分商４と０のビット列からなる。選択回路１
３，１４はそれぞれ、積を算出する時及び乗算の反復計
算により５個の部分商を算出する時は、乗算アレイによ
り求めた部分和，部分桁上げを出力し、５個の部分商を
求めた後に最後に求まる部分商を求めると共に商を算出
する時は、図６に示す中間値８１，中間値８２を出力す
る。丸め位置判定回路１９は部分商５により丸め位置を
決め、この出力により加算器１６，１７は選択回路１
３，１４の出力を入力として、それぞれ丸め位置を変え
て丸めを行うと共に２数の加算を行う。また、乗算の反
復計算により５個の部分商を求める時は、加算器１７は
部分和１，部分桁上げ２を入力として丸めを行わずに２
数の加算を行うことにより部分商を求め、順次部分商格
納用レジスタ１２に格納していく。
る。図６に示すように、中間値８１は部分商１と部分商
３と部分商５と０のビット列からなり、中間値８２は部
分商２と部分商４と０のビット列からなる。選択回路１
３，１４はそれぞれ、積を算出する時及び乗算の反復計
算により５個の部分商を算出する時は、乗算アレイによ
り求めた部分和，部分桁上げを出力し、５個の部分商を
求めた後に最後に求まる部分商を求めると共に商を算出
する時は、図６に示す中間値８１，中間値８２を出力す
る。丸め位置判定回路１９は部分商５により丸め位置を
決め、この出力により加算器１６，１７は選択回路１
３，１４の出力を入力として、それぞれ丸め位置を変え
て丸めを行うと共に２数の加算を行う。また、乗算の反
復計算により５個の部分商を求める時は、加算器１７は
部分和１，部分桁上げ２を入力として丸めを行わずに２
数の加算を行うことにより部分商を求め、順次部分商格
納用レジスタ１２に格納していく。
【００１５】ここで、丸め位置判定回路１５により決め
られる加算器１６，１７の丸め位置のパターンを図７に
示す。積を算出する時、加算器１６は桁上がりが生じた
場合の丸めを行うため図７に示すように２-52のビット
を丸め、加算器１７は桁上がりが生じなかった場合の丸
めを行うため２-53のビットを丸める。また、商を算出
する時も同様に桁落ちが生じなかった場合と桁落ちが生
じた場合の２通りの丸めを行えばよいが、部分商５の最
下位ビットは最後に求まる部分商の最上位ビットに重複
するため、最後に求まる部分商の最上位ビットが”１”
の場合の丸めも同時に行わなければならず、４通りの丸
めが必要になる。
られる加算器１６，１７の丸め位置のパターンを図７に
示す。積を算出する時、加算器１６は桁上がりが生じた
場合の丸めを行うため図７に示すように２-52のビット
を丸め、加算器１７は桁上がりが生じなかった場合の丸
めを行うため２-53のビットを丸める。また、商を算出
する時も同様に桁落ちが生じなかった場合と桁落ちが生
じた場合の２通りの丸めを行えばよいが、部分商５の最
下位ビットは最後に求まる部分商の最上位ビットに重複
するため、最後に求まる部分商の最上位ビットが”１”
の場合の丸めも同時に行わなければならず、４通りの丸
めが必要になる。
【００１６】しかし、部分商５の下位ビットのパターン
により丸め位置を変えることにより、４通りの丸めを２
通りの丸めで行うことができる。部分商５の最下位ビッ
トは２-55のビットに対応し、このビットが”０”の時
は、最後に求まる部分商の最上位ビットの影響を無視す
ることができ、これにより加算器１６は桁落ちが生じな
かった場合を行うため図７に示すように２-53のビット
を丸め、加算器１７は桁落ちが生じた場合の丸めを行う
ため２-54のビットを丸める。部分商５の下位２ビット
は２-54，２-55に対応し、これらのビットが”０１”で
あり、最後に求まる部分商の最上位ビットが”１”の時
は、部分商の最上位ビットの影響により部分商５の最下
位ビットが”０”の時と丸め位置が変わることはない。
部分商５の下位２ビットが”１１”であり、最後に求ま
る部分商の最上位ビットが”１”の時は、桁落ちが生じ
た場合は、部分商５の最下位ビットが”０”の時と丸め
位置が変わることはないが、桁落ちが生じなかった場合
は、最後に求まる部分商の最上位ビットの影響により加
算器１６は桁落ちが生じた場合の丸めを行うため図７に
示すように２-52のビットを丸める。
により丸め位置を変えることにより、４通りの丸めを２
通りの丸めで行うことができる。部分商５の最下位ビッ
トは２-55のビットに対応し、このビットが”０”の時
は、最後に求まる部分商の最上位ビットの影響を無視す
ることができ、これにより加算器１６は桁落ちが生じな
かった場合を行うため図７に示すように２-53のビット
を丸め、加算器１７は桁落ちが生じた場合の丸めを行う
ため２-54のビットを丸める。部分商５の下位２ビット
は２-54，２-55に対応し、これらのビットが”０１”で
あり、最後に求まる部分商の最上位ビットが”１”の時
は、部分商の最上位ビットの影響により部分商５の最下
位ビットが”０”の時と丸め位置が変わることはない。
部分商５の下位２ビットが”１１”であり、最後に求ま
る部分商の最上位ビットが”１”の時は、桁落ちが生じ
た場合は、部分商５の最下位ビットが”０”の時と丸め
位置が変わることはないが、桁落ちが生じなかった場合
は、最後に求まる部分商の最上位ビットの影響により加
算器１６は桁落ちが生じた場合の丸めを行うため図７に
示すように２-52のビットを丸める。
【００１７】また、商を算出する時、５個の部分商の加
算を行うと同時に、加算器１７は部分和１，部分桁上げ
２を入力として最後に求まる部分商の最上位ビットを求
める。正規化丸め判定回路１９は加算器１６，１７の出
力の上位ビットと加算器１８の出力と部分商５を入力と
して、２通りの丸め結果のいずれを選択するか、及び、
正規化するかどうかを判定し、これにより、選択回路は
２通りの丸め結果のいずれかを選択し、正規化回路は積
を算出する時の桁上がりが生じた場合と商を算出する時
の桁落ちが生じた場合に正規化を行い演算結果３を出力
する。
算を行うと同時に、加算器１７は部分和１，部分桁上げ
２を入力として最後に求まる部分商の最上位ビットを求
める。正規化丸め判定回路１９は加算器１６，１７の出
力の上位ビットと加算器１８の出力と部分商５を入力と
して、２通りの丸め結果のいずれを選択するか、及び、
正規化するかどうかを判定し、これにより、選択回路は
２通りの丸め結果のいずれかを選択し、正規化回路は積
を算出する時の桁上がりが生じた場合と商を算出する時
の桁落ちが生じた場合に正規化を行い演算結果３を出力
する。
【００１８】正規化丸め判定回路の２通りの丸め結果選
択パターンを図８，図９に示す。図８は積を算出する時
の丸め結果選択パターンであり、図９は商を算出する時
の丸め結果選択パターンである。
択パターンを図８，図９に示す。図８は積を算出する時
の丸め結果選択パターンであり、図９は商を算出する時
の丸め結果選択パターンである。
【００１９】積を算出する時、桁上がりが生じた場合と
桁上がりが生じなかった場合の２つの丸め結果の２1の
ビットが共に”１”の場合は、桁上がりが生じたと判定
し加算器１６の丸め結果を選択し、共に”０”の場合
は、桁上がりが生じなかったと判定し加算器１７の丸め
結果を選択し、それぞれが”１”，”０”の場合は、丸
めにより桁上がりが生じたとして桁上がりが生じなかっ
たと判定し加算器１７の丸め結果を選択する。商を算出
する時も同様に、桁落ちが生じなかった場合と桁落ちが
生じた場合の２つの丸め結果の２0のビットで桁落ちが
生じるかどうかを判定し加算器１６，１７の丸め結果を
選択するが、部分商５の下位２ビットが、”０１”であ
り、最後に求まる部分商の最上位ビットが”１”の時
は、加算器１６，１７の丸め結果のいずれを選択しても
よく、部分商５の下位２ビットが”１１”であり、最後
に求まる部分商の最上位ビットが”０”の時は、桁落ち
が生じたかどうかにかかわらず加算器１７の丸め結果を
選択する。
桁上がりが生じなかった場合の２つの丸め結果の２1の
ビットが共に”１”の場合は、桁上がりが生じたと判定
し加算器１６の丸め結果を選択し、共に”０”の場合
は、桁上がりが生じなかったと判定し加算器１７の丸め
結果を選択し、それぞれが”１”，”０”の場合は、丸
めにより桁上がりが生じたとして桁上がりが生じなかっ
たと判定し加算器１７の丸め結果を選択する。商を算出
する時も同様に、桁落ちが生じなかった場合と桁落ちが
生じた場合の２つの丸め結果の２0のビットで桁落ちが
生じるかどうかを判定し加算器１６，１７の丸め結果を
選択するが、部分商５の下位２ビットが、”０１”であ
り、最後に求まる部分商の最上位ビットが”１”の時
は、加算器１６，１７の丸め結果のいずれを選択しても
よく、部分商５の下位２ビットが”１１”であり、最後
に求まる部分商の最上位ビットが”０”の時は、桁落ち
が生じたかどうかにかかわらず加算器１７の丸め結果を
選択する。
【００２０】このように本発明の一実施例の正規化丸め
装置によれば、加算器１８により最後に求まる部分商を
求めると同時に丸め位置判定回路１５により丸め位置を
変えて丸めを行っているので、演算結果の丸めと正規化
を高速に行うことができる。また、加算器１８は最後に
求まる部分商の最上位ビットだけを求めればよいので、
加算器１８を先見桁上げ回路で構成した場合、１ビット
の加算器と桁上げ回路だけで構成できるため、回路規模
は大きくならない。
装置によれば、加算器１８により最後に求まる部分商を
求めると同時に丸め位置判定回路１５により丸め位置を
変えて丸めを行っているので、演算結果の丸めと正規化
を高速に行うことができる。また、加算器１８は最後に
求まる部分商の最上位ビットだけを求めればよいので、
加算器１８を先見桁上げ回路で構成した場合、１ビット
の加算器と桁上げ回路だけで構成できるため、回路規模
は大きくならない。
【００２１】以上、本発明の一実施例を説明してきた
が、本発明の一実施例では丸めの方法として浮動小数点
数の仮数の最下位ビットより１つ下のビットを丸める方
法をとっており、ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ ７５４
−１９８５規格の仕様に合った浮動小数点数乗算及び浮
動小数点除算を行うには、仮数の最下位ビット以下を順
にガードビット，ラウンドビットとし、それ以下のビッ
トの論理和をスティッキービットとし、ＲＮ（最も近い
値に丸める）、ＲＰ（＋∞に向かって丸める）、ＲＭ
（−∞に向かって丸める）、ＲＺ（０に向かって丸め
る）の４つの丸めモードを持たせて丸めを行えばよい。
が、本発明の一実施例では丸めの方法として浮動小数点
数の仮数の最下位ビットより１つ下のビットを丸める方
法をとっており、ＡＮＳＩ／ＩＥＥＥ Ｓｔｄ ７５４
−１９８５規格の仕様に合った浮動小数点数乗算及び浮
動小数点除算を行うには、仮数の最下位ビット以下を順
にガードビット，ラウンドビットとし、それ以下のビッ
トの論理和をスティッキービットとし、ＲＮ（最も近い
値に丸める）、ＲＰ（＋∞に向かって丸める）、ＲＭ
（−∞に向かって丸める）、ＲＺ（０に向かって丸め
る）の４つの丸めモードを持たせて丸めを行えばよい。
【００２２】
【発明の効果】以上説明したように本発明によれば、商
を算出する時、最後に求まる部分商を求めると同時に丸
めと正規化を行うことができるので、演算結果の丸めと
正規化を高速に行う正規化丸め装置を提供することがで
き、その実用的効果は大きい。
を算出する時、最後に求まる部分商を求めると同時に丸
めと正規化を行うことができるので、演算結果の丸めと
正規化を高速に行う正規化丸め装置を提供することがで
き、その実用的効果は大きい。
【図１】本発明における実施例の正規化丸め装置の構成
図
図
【図２】従来の技術による正規化丸め装置の構成図
【図３】ｎ個の部分商の位置関係を示す図
【図４】データのフォーマットを示す図
【図５】５個の部分商を示す図
【図６】５個の部分商を２つの中間値に分割する方法を
示す図
示す図
【図７】丸め位置のパターンを示す図
【図８】積を算出する時の丸め結果選択パターンを示す
図
図
【図９】商を算出する時の丸め結果選択パターンを示す
図
図
１，３１ 部分和 ２，３２ 部分桁上げ ３，３３ 演算結果 １２，４２ 部分商格納用レジスタ １３，１４，２０，４３，４４，４８ 選択回路 １５ 丸め位置判定回路 １６，１７，４５，４６ 丸めを行うと共に２数の加算
を行う加算器 １８ ２数の加算を行う加算器 １９，４７ 正規化丸め判定回路 ２１，４９ 正規化回路
を行う加算器 １８ ２数の加算を行う加算器 １９，４７ 正規化丸め判定回路 ２１，４９ 正規化回路
Claims (1)
- 【請求項１】乗算アレイにより求めた部分和１と部分桁
上げ２を加算することにより積を算出し、乗算の反復計
算により複数の部分商を求め、該複数の部分商を加算す
ることにより商を算出する演算器において、最後に求ま
る部分商を除いた複数の部分商を重複しない第１の中間
値と第２の中間値に分割し、前記部分和１と前記第１の
中間値を選択する第１の選択手段１３と、前記部分桁上
げ２と前記第２の中間値を選択する第２の選択手段１４
と、最後に求まる部分商を除いた複数の部分商により丸
め位置を決める丸め位置判定手段１５と、前記第１の選
択手段の出力と前記第２の選択手段の出力を入力とし、
丸め位置を変えて丸めを行うと共に前記入力２数の加算
を行う丸め位置が異なる第１，第２の加算手段１６，１
７と、前記部分和１と前記部分桁上げ２を入力として最
後に求まる部分商の最上位ビットの値を求める第３の加
算手段１８と、前記第１の加算手段の出力と前記第２の
加算手段の出力と前記３の加算手段の出力と最後に求ま
る部分商を除いた複数の部分商を入力として、前記第１
の加算手段の出力と前記第２の加算手段の出力のうちど
ちらの丸め結果を選択するか及び正規化するかを決める
正規化丸め判定手段１９と、前記正規化丸め判定手段の
出力により前記第１の加算手段の出力と前記第２の加算
手段の出力を選択及び正規化する正規化丸め手段２０，
２１より構成されることを特徴とする正規化丸め装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240998A JPH0580973A (ja) | 1991-09-20 | 1991-09-20 | 正規化丸め装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240998A JPH0580973A (ja) | 1991-09-20 | 1991-09-20 | 正規化丸め装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580973A true JPH0580973A (ja) | 1993-04-02 |
Family
ID=17067809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240998A Pending JPH0580973A (ja) | 1991-09-20 | 1991-09-20 | 正規化丸め装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901803A (en) * | 1995-08-21 | 1999-05-11 | Kanzaki Kokyukoki Mfg. Co., Ltd. | Lock structure for a bonnet |
-
1991
- 1991-09-20 JP JP3240998A patent/JPH0580973A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901803A (en) * | 1995-08-21 | 1999-05-11 | Kanzaki Kokyukoki Mfg. Co., Ltd. | Lock structure for a bonnet |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041105 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041105 |
|
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|
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|
| A131 | Notification of reasons for refusal |
Effective date: 20060718 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
| A02 | Decision of refusal |
Effective date: 20061031 Free format text: JAPANESE INTERMEDIATE CODE: A02 |