JPH0580984A - 掛算装置 - Google Patents
掛算装置Info
- Publication number
- JPH0580984A JPH0580984A JP3243377A JP24337791A JPH0580984A JP H0580984 A JPH0580984 A JP H0580984A JP 3243377 A JP3243377 A JP 3243377A JP 24337791 A JP24337791 A JP 24337791A JP H0580984 A JPH0580984 A JP H0580984A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- memory
- bit
- multiplication
- multiplying
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 46
- 238000005259 measurement Methods 0.000 abstract description 10
- 230000006870 function Effects 0.000 description 11
- 101150052726 DSP2 gene Proteins 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
Abstract
(57)【要約】
【目的】高いビット数同士の掛算を高速で行う掛算装置
を低コストで提供する。 【構成】ＤＳＰ１はメモリＸから測長データの上位ビッ
トＸ１と下位ビットＸ０を入力すると共に、メモリＹか
ら係数データの上位ビットＹ１と下位ビットＹ０を入力
し、Ｘ０×Ｙ０の上位24ビットとＸ１×Ｙ０＋Ｘ０×Ｙ
１とを加算し、その上位24ビットを第１のラッチ回路Ｒ
1 にラッチする。ＤＳＰ２はＸ１×Ｙ１と第１のラッチ
回路Ｒ1 にラッチされたＸ０×Ｙ０＋Ｘ１×Ｙ０＋Ｘ０
×Ｙ１の上位24ビットとを加算し、その結果を第２のラ
ッチ回路Ｒ2 の上位ビットＲ21と下位ビットＲ20にラッ
チする。
を低コストで提供する。 【構成】ＤＳＰ１はメモリＸから測長データの上位ビッ
トＸ１と下位ビットＸ０を入力すると共に、メモリＹか
ら係数データの上位ビットＹ１と下位ビットＹ０を入力
し、Ｘ０×Ｙ０の上位24ビットとＸ１×Ｙ０＋Ｘ０×Ｙ
１とを加算し、その上位24ビットを第１のラッチ回路Ｒ
1 にラッチする。ＤＳＰ２はＸ１×Ｙ１と第１のラッチ
回路Ｒ1 にラッチされたＸ０×Ｙ０＋Ｘ１×Ｙ０＋Ｘ０
×Ｙ１の上位24ビットとを加算し、その結果を第２のラ
ッチ回路Ｒ2 の上位ビットＲ21と下位ビットＲ20にラッ
チする。
Description
【０００１】
【産業上の利用分野】本発明は、ビット数の大きいデジ
タル値同士を高速で掛算する装置に関する。
タル値同士を高速で掛算する装置に関する。
【０００２】
【従来の技術】例えば、33ビット以上のデジタル値同士
を掛算する装置を実現する場合、従来は、デジタル値を
上位ビットと下位ビットとに分け、下位ビット同士，上
位ビットと下位ビット，上位ビット同士の各掛算を現存
する32ビットの掛算器を４個用いて行い、各掛算で得ら
れた値 (積) を32ビットの加算器を３個使用して実現す
ることができる。
を掛算する装置を実現する場合、従来は、デジタル値を
上位ビットと下位ビットとに分け、下位ビット同士，上
位ビットと下位ビット，上位ビット同士の各掛算を現存
する32ビットの掛算器を４個用いて行い、各掛算で得ら
れた値 (積) を32ビットの加算器を３個使用して実現す
ることができる。
【０００３】また、33ビット以上の掛算器を特注によ
り、ＩＣ化 (ＡＳＩＣ) して得ることも可能である。
り、ＩＣ化 (ＡＳＩＣ) して得ることも可能である。
【０００４】
【発明が解決しようとする課題】しかしながら、33ビッ
トの掛算器は高価であり、それを４個も使用することは
コストアップが大きく、回路的にも複雑になっていた。
また、ＡＳＩＣによる方法は、開発に数千万円以上を必
要とし、多品種少量の製品設計には向かなかった。
トの掛算器は高価であり、それを４個も使用することは
コストアップが大きく、回路的にも複雑になっていた。
また、ＡＳＩＣによる方法は、開発に数千万円以上を必
要とし、多品種少量の製品設計には向かなかった。
【０００５】本発明は、上記従来の実状に鑑みなされた
もので、高速の積和演算機能を有するデジタルシグナル
プロセッサを複数用いた低コストな回路構成により、高
ビットデジタル値同士の掛算を高速で実行できるように
した掛算器を提供することを目的とする。
もので、高速の積和演算機能を有するデジタルシグナル
プロセッサを複数用いた低コストな回路構成により、高
ビットデジタル値同士の掛算を高速で実行できるように
した掛算器を提供することを目的とする。
【０００６】
【課題を解決するための手段】このため本発明に係る掛
算装置は、一組のデジタルシグナルプロセッサと、一組
のラッチ回路と、２つのデジタル値を夫々上位ビットと
下位ビットとに分けて記憶するメモリと、を含んで構成
され、一方のデジタルシグナルプロセッサに、前記２つ
のデジタル値の下位ビット同士を掛算し得られた値の上
位ビットのみを選択する第１の掛算手段と、２つのデジ
タル値の上位ビットと下位ビットの掛算を行う第２の掛
算手段と、これら第１の掛算手段及び第２の掛算手段に
よって掛算された各値を加算する第１の加算手段と、加
算して得られた値の上位ビットを選択して第１のラッチ
回路にラッチする第１のラッチ手段と、を設け、他方の
デジタルシグナルプロセッサに、前記２つのデータの上
位ビット同士の掛算を行う第３の掛算手段と、前記第１
のラッチ回路にラッチされた値と前記第３の掛算手段で
掛算された値とを加算する第２の加算手段と、該第２の
加算手段で加算された値を上位ビットと下位ビットに分
けて第２のラッチ回路にラッチする第２のラッチ手段
と、を備えたことを特徴とする掛算装置。
算装置は、一組のデジタルシグナルプロセッサと、一組
のラッチ回路と、２つのデジタル値を夫々上位ビットと
下位ビットとに分けて記憶するメモリと、を含んで構成
され、一方のデジタルシグナルプロセッサに、前記２つ
のデジタル値の下位ビット同士を掛算し得られた値の上
位ビットのみを選択する第１の掛算手段と、２つのデジ
タル値の上位ビットと下位ビットの掛算を行う第２の掛
算手段と、これら第１の掛算手段及び第２の掛算手段に
よって掛算された各値を加算する第１の加算手段と、加
算して得られた値の上位ビットを選択して第１のラッチ
回路にラッチする第１のラッチ手段と、を設け、他方の
デジタルシグナルプロセッサに、前記２つのデータの上
位ビット同士の掛算を行う第３の掛算手段と、前記第１
のラッチ回路にラッチされた値と前記第３の掛算手段で
掛算された値とを加算する第２の加算手段と、該第２の
加算手段で加算された値を上位ビットと下位ビットに分
けて第２のラッチ回路にラッチする第２のラッチ手段
と、を備えたことを特徴とする掛算装置。
【０００７】
【作用】一方のデジタルシグナルプロセッサ (以下ＤＳ
Ｐという) は、第１の掛算手段によりメモリから入力し
た２つのデジタル値の下位ビット同士を掛算し、その上
位ビットのみを選択すると共に、第２の掛算手段により
２つのデジタル値の上位ビットと下位ビットを掛算し、
前記選択された上位ビットと第２の乗算手段の各掛算値
が第１の加算手段により加算し、第１のラッチ手段によ
り前記加算値の上位ビットを第１のラッチ回路にラッチ
する。これにより、元のデジタル値のメモリに記憶され
る上位ビットと同じビット数の上位ビットがラッチされ
ることとなる。
Ｐという) は、第１の掛算手段によりメモリから入力し
た２つのデジタル値の下位ビット同士を掛算し、その上
位ビットのみを選択すると共に、第２の掛算手段により
２つのデジタル値の上位ビットと下位ビットを掛算し、
前記選択された上位ビットと第２の乗算手段の各掛算値
が第１の加算手段により加算し、第１のラッチ手段によ
り前記加算値の上位ビットを第１のラッチ回路にラッチ
する。これにより、元のデジタル値のメモリに記憶され
る上位ビットと同じビット数の上位ビットがラッチされ
ることとなる。
【０００８】他方のＤＳＰは、第３の掛算手段によりメ
モリから入力した２つのデジタル値の上位ビット同士を
掛算し、第２の加算手段により前記第１のラッチ回路に
ラッチされた値と第３の掛算手段で掛算された値とを加
算し、第２のラッチ手段により第２の加算手段で加算さ
れた値を上位ビットと下位ビットに分けて第２のラッチ
回路にラッチする。これにより、最終結果がメモリの上
位ビットと下位ビットを合わせたビット数でラッチさ
れ、必要に応じて出力される。
モリから入力した２つのデジタル値の上位ビット同士を
掛算し、第２の加算手段により前記第１のラッチ回路に
ラッチされた値と第３の掛算手段で掛算された値とを加
算し、第２のラッチ手段により第２の加算手段で加算さ
れた値を上位ビットと下位ビットに分けて第２のラッチ
回路にラッチする。これにより、最終結果がメモリの上
位ビットと下位ビットを合わせたビット数でラッチさ
れ、必要に応じて出力される。
【０００９】
【実施例】以下に本発明をレーザー測長器に応用した実
施例について図に基づいて説明する。レーザー測長器の
分解能は0.6 オングストローム単位であり、１メートル
を測長すると1010≒２33つまり33ビットのデータ長が必
要となり、32ビットでは不足する。データ長を最大48ビ
ットとし、これを桁落ちのないように同じく48ビットの
データで掛算により単位交換等の補正を行い、リアルタ
イムで出力するためには４ＭＨｚ以上のスループットが
要求される。
施例について図に基づいて説明する。レーザー測長器の
分解能は0.6 オングストローム単位であり、１メートル
を測長すると1010≒２33つまり33ビットのデータ長が必
要となり、32ビットでは不足する。データ長を最大48ビ
ットとし、これを桁落ちのないように同じく48ビットの
データで掛算により単位交換等の補正を行い、リアルタ
イムで出力するためには４ＭＨｚ以上のスループットが
要求される。
【００１０】図１は、本実施例のハードウエアの構成を
示す。ＤＳＰとしては、モトローラＤＳＰ５６００１が
２個使用される。前記レーザー測長器により測長された
データは有効33ビットの下位に０ビットを付与されて48
ビットに整えられ、上位24ビットと下位24ビットが、メ
モリＸの領域Ｘ１，Ｘ０に分けて記憶される。該メモリ
Ｘの領域Ｘ１，Ｘ０は一方のＤＳＰ１(第１のデジタル
シグナルプロセッサ)と接続され、領域Ｘ１は他方のＤ
ＳＰ２ (第２のデジタルシグナルプロセッサ)にも接続
されている。また、前記測長データに掛算される温度補
正用等の計数データも同じく48ビットに整えられて上位
24ビットと下位24ビットが、メモリＹの領域Ｙ１，Ｙ０
に分けて記憶され、領域Ｙ１, Ｙ０はＤＳＰ１に接続さ
れ、領域Ｙ1 はＤＳＰ２にも接続されている。
示す。ＤＳＰとしては、モトローラＤＳＰ５６００１が
２個使用される。前記レーザー測長器により測長された
データは有効33ビットの下位に０ビットを付与されて48
ビットに整えられ、上位24ビットと下位24ビットが、メ
モリＸの領域Ｘ１，Ｘ０に分けて記憶される。該メモリ
Ｘの領域Ｘ１，Ｘ０は一方のＤＳＰ１(第１のデジタル
シグナルプロセッサ)と接続され、領域Ｘ１は他方のＤ
ＳＰ２ (第２のデジタルシグナルプロセッサ)にも接続
されている。また、前記測長データに掛算される温度補
正用等の計数データも同じく48ビットに整えられて上位
24ビットと下位24ビットが、メモリＹの領域Ｙ１，Ｙ０
に分けて記憶され、領域Ｙ１, Ｙ０はＤＳＰ１に接続さ
れ、領域Ｙ1 はＤＳＰ２にも接続されている。
【００１１】また、ＤＳＰ１には演算途中の結果を一時
記憶するための48ビットの２つのメモリＡ1,Ｂ1 が内蔵
され、ＤＳＰ２にも演算途中の結果を一時記憶するため
の48ビットの２つのメモリＡ2,Ｂ2 が内蔵されている。
更に、ＤＳＰ１の演算結果の上位24ビットをラッチする
第１のラッチ回路Ｒ1 と、ＤＳＰ２の演算結果の上位24
ビットと下位24ビットを分けてラッチする第２のラッチ
回路Ｒ2 が設けられる。
記憶するための48ビットの２つのメモリＡ1,Ｂ1 が内蔵
され、ＤＳＰ２にも演算途中の結果を一時記憶するため
の48ビットの２つのメモリＡ2,Ｂ2 が内蔵されている。
更に、ＤＳＰ１の演算結果の上位24ビットをラッチする
第１のラッチ回路Ｒ1 と、ＤＳＰ２の演算結果の上位24
ビットと下位24ビットを分けてラッチする第２のラッチ
回路Ｒ2 が設けられる。
【００１２】次に、前記構成からなる掛算器の演算を図
２, 図３のフローチャートに従い、図４, 図５を参照し
て説明する。図２は、ＤＳＰ１側の演算ルーチンを示
す。ステップ (図ではＳと記す。以下同様)１では、初
期設定を行う。ステップ２では、メモリＹから係数デー
タの上位ビットＹ１と下位ビットＹ０を入力する。
２, 図３のフローチャートに従い、図４, 図５を参照し
て説明する。図２は、ＤＳＰ１側の演算ルーチンを示
す。ステップ (図ではＳと記す。以下同様)１では、初
期設定を行う。ステップ２では、メモリＹから係数デー
タの上位ビットＹ１と下位ビットＹ０を入力する。
【００１３】ステップ３では、メモリＸから入力した測
長データの下位ビットＸ０とメモリＹから入力した係数
データの下位ビットＹ０とを掛算し、その結果をＤＳＰ
１のメモリＢ1 に記憶する。これと平行してＤＳＰのメ
モリＡ1 に記憶されている前回の演算結果の上位24ビッ
トを第１のラッチ回路Ｒ1 にラッチする。この機能が第
１のラッチ手段に相当する。尚、下位48ビットは物理学
の数値計算上無効データであり意味をなさないので予め
切捨てておくのである。
長データの下位ビットＸ０とメモリＹから入力した係数
データの下位ビットＹ０とを掛算し、その結果をＤＳＰ
１のメモリＢ1 に記憶する。これと平行してＤＳＰのメ
モリＡ1 に記憶されている前回の演算結果の上位24ビッ
トを第１のラッチ回路Ｒ1 にラッチする。この機能が第
１のラッチ手段に相当する。尚、下位48ビットは物理学
の数値計算上無効データであり意味をなさないので予め
切捨てておくのである。
【００１４】ステップ４では、メモリＸから入力した測
長データの上位ビットＸ１とメモリＹから入力した係数
データの下位ビットＹ０とを掛算し、その結果をＤＳＰ
１のメモリＡ1 に記憶する。これと平行してメモリＢ1
に記憶されていた前記Ｘ０×Ｙ０の結果をメモリＢ1 の
下位ビットＢ1 ０に記憶し直し、メモリＢ1 の上位ビッ
トを０とする。これは、Ｘ０×Ｙ０の上位ビットと後述
するＸ１×Ｙ０＋Ｘ０×Ｙ１の下位ビットとの桁を一致
して加算するための処理である。このステップ４の後段
の機能と前記ステップ３のＸ０×Ｙ０の演算機能とが第
１の掛算手段に相当する。
長データの上位ビットＸ１とメモリＹから入力した係数
データの下位ビットＹ０とを掛算し、その結果をＤＳＰ
１のメモリＡ1 に記憶する。これと平行してメモリＢ1
に記憶されていた前記Ｘ０×Ｙ０の結果をメモリＢ1 の
下位ビットＢ1 ０に記憶し直し、メモリＢ1 の上位ビッ
トを０とする。これは、Ｘ０×Ｙ０の上位ビットと後述
するＸ１×Ｙ０＋Ｘ０×Ｙ１の下位ビットとの桁を一致
して加算するための処理である。このステップ４の後段
の機能と前記ステップ３のＸ０×Ｙ０の演算機能とが第
１の掛算手段に相当する。
【００１５】ステップ５では、メモリＸから入力した測
長データの下位ビットＸ０とメモリＹから入力した係数
データの上位ビットＹ１とを掛算し、その結果と前記メ
モリＡ1 に記憶されたＸ１×Ｙ０とを加算してメモリＡ
1の記憶値を更新する。これと平行してメモリＸから新
たな測長データの下位ビットＸ０を入力する。ステップ
６では、前記メモリＢ1 の下位ビットに記憶されたＸ０
×Ｙ０に前記メモリＡ1 に記憶されたＸ１×Ｙ０＋Ｘ０
×Ｙ１の値を加算し、その結果でメモリＡ1 の記憶値を
更新する。この中の上位ビットが次回のステップ３の後
段の機能で第１のラッチ回路Ｒ1 にラッチされるのであ
る。この機能が第１の加算手段に相当する。これと平行
してメモリＸから新たな測長データの上位ビットＸ１を
入力する。
長データの下位ビットＸ０とメモリＹから入力した係数
データの上位ビットＹ１とを掛算し、その結果と前記メ
モリＡ1 に記憶されたＸ１×Ｙ０とを加算してメモリＡ
1の記憶値を更新する。これと平行してメモリＸから新
たな測長データの下位ビットＸ０を入力する。ステップ
６では、前記メモリＢ1 の下位ビットに記憶されたＸ０
×Ｙ０に前記メモリＡ1 に記憶されたＸ１×Ｙ０＋Ｘ０
×Ｙ１の値を加算し、その結果でメモリＡ1 の記憶値を
更新する。この中の上位ビットが次回のステップ３の後
段の機能で第１のラッチ回路Ｒ1 にラッチされるのであ
る。この機能が第１の加算手段に相当する。これと平行
してメモリＸから新たな測長データの上位ビットＸ１を
入力する。
【００１６】ステップ７では、同一の係数データＹ１，
Ｙ０に対して、所定数のデータの掛算が完了したか否か
を判定し、完了するまではステップ３に戻って掛算を繰
り返し、完了するとステップ２へ戻って新たな係数デー
タＹ１，Ｙ０を入力して掛算を行う。図３は、前記ＤＳ
Ｐ１による演算と平行して行われるＤＳＰ２の演算ルー
チンを示す。ステップ11では初期設定を行う。
Ｙ０に対して、所定数のデータの掛算が完了したか否か
を判定し、完了するまではステップ３に戻って掛算を繰
り返し、完了するとステップ２へ戻って新たな係数デー
タＹ１，Ｙ０を入力して掛算を行う。図３は、前記ＤＳ
Ｐ１による演算と平行して行われるＤＳＰ２の演算ルー
チンを示す。ステップ11では初期設定を行う。
【００１７】ステップ12では、メモリＹから係数データ
の上位ビットＹ１を入力する。ステップ13では、メモリ
Ｘから測長データの上位ビットＸ１を入力する。ステッ
プ14では、前記第１のラッチ回路Ｒ1 にラッチされたＸ
０×Ｙ０＋Ｘ１×Ｙ０＋Ｘ０×Ｙ１の結果の上位ビット
をＤＳＰ２のメモリＡ2 の下位ビットに記憶する。これ
と平行して前記メモリＡ2 の上位ビットを０にする。
の上位ビットＹ１を入力する。ステップ13では、メモリ
Ｘから測長データの上位ビットＸ１を入力する。ステッ
プ14では、前記第１のラッチ回路Ｒ1 にラッチされたＸ
０×Ｙ０＋Ｘ１×Ｙ０＋Ｘ０×Ｙ１の結果の上位ビット
をＤＳＰ２のメモリＡ2 の下位ビットに記憶する。これ
と平行して前記メモリＡ2 の上位ビットを０にする。
【００１８】ステップ15では、ＤＳＰ２のメモリＢ2 に
記憶されたＸ１Ｘ０×Ｙ１Ｙ０の掛算値の上位ビットを
第２のラッチ回路Ｒ2 の上位ビットＲ21にラッチする。
ステップ16では、測長データの上位ビットＸ１と係数デ
ータの上位ビットＹ１とを掛算し、その結果Ｘ１×Ｙ１
に前記メモリＡ2 に記憶されたＸ０×Ｙ０＋Ｘ１×Ｙ０
＋Ｘ０×Ｙ１の結果の上位ビットを加算してメモリＢ2
に記憶する。この機能が第３の掛算手段と第２の加算手
段に相当する。これと平行してメモリＢ 2 の下位ビット
を第２のラッチ回路Ｒ2 の下位ビットＲ20にラッチす
る。この機能と前記ステップ15の機能とが第２のラッチ
手段に相当する。
記憶されたＸ１Ｘ０×Ｙ１Ｙ０の掛算値の上位ビットを
第２のラッチ回路Ｒ2 の上位ビットＲ21にラッチする。
ステップ16では、測長データの上位ビットＸ１と係数デ
ータの上位ビットＹ１とを掛算し、その結果Ｘ１×Ｙ１
に前記メモリＡ2 に記憶されたＸ０×Ｙ０＋Ｘ１×Ｙ０
＋Ｘ０×Ｙ１の結果の上位ビットを加算してメモリＢ2
に記憶する。この機能が第３の掛算手段と第２の加算手
段に相当する。これと平行してメモリＢ 2 の下位ビット
を第２のラッチ回路Ｒ2 の下位ビットＲ20にラッチす
る。この機能と前記ステップ15の機能とが第２のラッチ
手段に相当する。
【００１９】ステップ17では、同一の係数データＹ１に
対して、所定数のデータの掛算が完了したか否かを判定
し、完了するまではステップ13に戻って掛算を繰り返
し、完了するとステップ12へ戻って新たな係数データＹ
１を入力して掛算を行う。このようにして48ビット同士
の掛算の結果は有効長48ビットに整えられる。図４は、
演算サイクルを示し、ＤＳＰ１では、データの入力 (サ
ンプル) 及びラッチが掛算と平行処理される結果４サイ
クルで演算, ラッチを終了し、ＤＳＰ２ではラッチと掛
算とが平行処理されてやはり４サイクルで演算, ラッチ
を終了し、ＤＳＰ１, ＤＳＰ２は平行して演算を行うた
め、全体として４サイクルで演算, ラッチを終了する。
したがって、１サイクルが60msで実行されるので60ms×
４＝240ms となり、約４MHz のスループットが得られ、
極めて高速の掛算機能が得られるのである。
対して、所定数のデータの掛算が完了したか否かを判定
し、完了するまではステップ13に戻って掛算を繰り返
し、完了するとステップ12へ戻って新たな係数データＹ
１を入力して掛算を行う。このようにして48ビット同士
の掛算の結果は有効長48ビットに整えられる。図４は、
演算サイクルを示し、ＤＳＰ１では、データの入力 (サ
ンプル) 及びラッチが掛算と平行処理される結果４サイ
クルで演算, ラッチを終了し、ＤＳＰ２ではラッチと掛
算とが平行処理されてやはり４サイクルで演算, ラッチ
を終了し、ＤＳＰ１, ＤＳＰ２は平行して演算を行うた
め、全体として４サイクルで演算, ラッチを終了する。
したがって、１サイクルが60msで実行されるので60ms×
４＝240ms となり、約４MHz のスループットが得られ、
極めて高速の掛算機能が得られるのである。
【００２０】
【発明の効果】以上説明したように本発明によれば、一
組のＤＳＰとラッチ回路とを用いただけの簡易で低コス
トな回路構成でありながら、ＤＳＰの持つ平行処理機能
と無効ビットの切捨てにより高いビット数同士の掛算を
高速で演算処理することができるものである。
組のＤＳＰとラッチ回路とを用いただけの簡易で低コス
トな回路構成でありながら、ＤＳＰの持つ平行処理機能
と無効ビットの切捨てにより高いビット数同士の掛算を
高速で演算処理することができるものである。
【図１】本発明の一実施例のハードウエアの構成を示す
ブロック図
ブロック図
【図２】同上実施例のＤＳＰ１側の演算処理を示すフロ
ーチャート
ーチャート
【図３】同上実施例のＤＳＰ２側の演算処理を示すフロ
ーチャート
ーチャート
【図４】同上実施例の演算サイクルを示すタイムチャー
ト
ト
【図５】同上実施例の演算過程を示す図
ＤＳＰ１ 第１のデジタルシグナルプロセッサ ＤＳＰ２ 第２のデジタルシグナルプロセッサ Ａ1 ＤＳＰ１のメモリ Ｂ1 ＤＳＰ１のメモリ Ａ2 ＤＳＰ２のメモリ Ｂ2 ＤＳＰ２のメモリ Ｘ 測長データ用メモリ Ｙ 係数データ用メモリ Ｒ1 第１のラッチ回路 Ｒ2 第２のラッチ回路
Claims (1)
- 【請求項１】２つのデジタル値を掛算する掛算装置にお
いて、一組のデジタルシグナルプロセッサと、一組のラ
ッチ回路と、２つのデジタル値を夫々上位ビットと下位
ビットとに分けて記憶するメモリと、を含んで構成さ
れ、一方のデジタルシグナルプロセッサに、前記２つの
デジタル値の下位ビット同士を掛算し得られた値の上位
ビットのみを選択する第１の掛算手段と、２つのデジタ
ル値の上位ビットと下位ビットの掛算を行う第２の掛算
手段と、これら第１の掛算手段及び第２の掛算手段によ
って掛算された各値を加算する第１の加算手段と、加算
して得られた値の上位ビットを選択して第１のラッチ回
路にラッチする第１のラッチ手段と、を設け、他方のデ
ジタルシグナルプロセッサに、前記２つのデータの上位
ビット同士の掛算を行う第３の掛算手段と、前記第１の
ラッチ回路にラッチされた値と前記第３の掛算手段で掛
算された値とを加算する第２の加算手段と、該第２の加
算手段で加算された値を上位ビットと下位ビットに分け
て第２のラッチ回路にラッチする第２のラッチ手段と、
を備えたことを特徴とする掛算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243377A JPH0580984A (ja) | 1991-09-24 | 1991-09-24 | 掛算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243377A JPH0580984A (ja) | 1991-09-24 | 1991-09-24 | 掛算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580984A true JPH0580984A (ja) | 1993-04-02 |
Family
ID=17102949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243377A Pending JPH0580984A (ja) | 1991-09-24 | 1991-09-24 | 掛算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6557954B1 (en) | 1998-09-29 | 2003-05-06 | Tomitaro Hattori | Crawler pad for the tread board of a crawler track shoe |
-
1991
- 1991-09-24 JP JP3243377A patent/JPH0580984A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6557954B1 (en) | 1998-09-29 | 2003-05-06 | Tomitaro Hattori | Crawler pad for the tread board of a crawler track shoe |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6209017B1 (en) | High speed digital signal processor | |
| US4635292A (en) | Image processor | |
| EP0411491B1 (en) | Method and apparatus for performing division using a rectangular aspect ratio multiplier | |
| US4525796A (en) | Pipelined operation unit for vector data | |
| US20100198894A1 (en) | Digital Signal Processor Having Instruction Set With An Exponential Function Using Reduced Look-Up Table | |
| JPH0612229A (ja) | 乗累算回路 | |
| US6505288B1 (en) | Matrix operation apparatus and digital signal processor capable of performing matrix operations | |
| JPH0368416B2 (ja) | ||
| US9069686B2 (en) | Digital signal processor having instruction set with one or more non-linear functions using reduced look-up table with exponentially varying step-size | |
| US9223752B2 (en) | Digital signal processor with one or more non-linear functions using factorized polynomial interpolation | |
| JP3529622B2 (ja) | 演算回路 | |
| EP0605885A2 (en) | Method and apparatus for automatically designing logic circuit, and multiplier | |
| JPH0580984A (ja) | 掛算装置 | |
| US20100138468A1 (en) | Digital Signal Processor Having Instruction Set With One Or More Non-Linear Complex Functions | |
| JP2737933B2 (ja) | 除算装置 | |
| EP0888586B1 (en) | Array indexing | |
| US20050246406A9 (en) | Emod a fast modulus calculation for computer systems | |
| FR2773231A1 (fr) | Procede de production ameliore d'un parametre jo associe a la mise en oeuvre d'operations modulaires selon la methode de montgomery | |
| US5941942A (en) | Method for multiplying a multiplicand and a multiplier according to the booth method in interactive steps | |
| JP2508286B2 (ja) | 平方根演算装置 | |
| KR19980084342A (ko) | 2 사이클 파이프라인 방식으로 부동 소수점 데이터를 곱셈 처리하는 방법 및 장치 | |
| JP3850150B2 (ja) | デジタル信号処理動作を実行する方法およびデジタル信号プロセッサ | |
| JPH0535773A (ja) | ベクトル除算方式とその装置 | |
| Kumar et al. | Implementation and Performance Analysis of Reconfigurable Montgomery Modular Multiplier | |
| JPS6259828B2 (ja) |