JPH0612229A - 乗累算回路 - Google Patents

乗累算回路

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JPH0612229A
JPH0612229A JP4150204A JP15020492A JPH0612229A JP H0612229 A JPH0612229 A JP H0612229A JP 4150204 A JP4150204 A JP 4150204A JP 15020492 A JP15020492 A JP 15020492A JP H0612229 A JPH0612229 A JP H0612229A
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JP
Japan
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multiplication
multiplexer
arithmetic operation
data
circuit
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Hiroyasu Otomo
博康 大友
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Abstract

(57)【要約】 【目的】倍精度乗算を効率よく実行する乗累算回路を提
供する。 【構成】算術演算対象の２ｎビットデータをｎビット分
右シフトして算術演算部３の入力データを生成するシフ
タ３１を備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は乗累算回路に関し、特に
倍精度乗算を高速に実行する機能を有する乗累算回路に
関する。
【０００２】
【従来の技術】従来の乗累算回路は、図３に示すよう
に、乗算部１と、算術演算部２とを備えて構成されてい
た。乗算部１は、乗数の上位ｎビットＸＨ，下位ｎビッ
トＸＬおよび被乗数の上位ｎビットＹＨ，下位ｎビット
ＹＬをそれぞれ保持するレジスタ１１〜１４と、レジス
タ１１とレジスタ１２の出力データとのいずれか一方を
選択してブースのデコーダ１７に入力するマルチプレク
サ１５と、レジスタ１３とレジスタ１４との出力データ
のいずれか一方を選択して部分積生成回路１８に入力す
るマルチプレクサ１６と、ブースのデコーダ１７と、部
分積生成回路１８と、部分積加算回路１９とを備えて構
成されていた。算術演算部２は、積と算術演算するデー
タの上位ｎビットＺＨ，下位ｎビットＺＬをそれぞれ保
持するレジスタ２１，２２と、レジスタ２１，２２で保
持する２ｎビットのデータと０と算術演算回路２４の出
力とのいずれかを選択するマルチプレクサ２３と、算術
演算回路２４と、演算結果の２ｎビットの出力データの
上位ｎビットＲＨ，下位ｎビットＲＬをそれぞれ保持す
るレジスタ２５，２６とを備えて構成されていた。
【０００３】次に、従来の乗累算回路の動作について説
明する。
【０００４】乗算部１では、２つのｎビットデータを入
力し、２ｎビットデータを出力する。算術演算部２で
は、乗算部１が出力する２ｎビットデータと、上記２ｎ
ビットデータと別の２ｎビットデータとを入力し、２ｎ
ビットデータを出力する。
【０００５】従来の乗累算回路を用いて、２の補数表現
の２ｎビット×２ｎビットの乗算、すなわち、倍精度乗
算を実行する場合について説明する。
【０００６】従来、２の補数表現の２ｎビットの数どう
しの乗算を行なう場合の被乗数をＡ、乗数をＢとする
と、次式のように表現することができる。
【０００７】
【０００８】ＡとＢとの積をＰとするとＰは次式のよう
になる。
【０００９】
【００１０】ここで、Ｑ，Ｒ，Ｓ，Ｔをそれぞれ次の
（６）〜（９）式のようにおくと、Ｐは（１０）式のよ
うに表される。
【００１１】
【００１２】
【００１３】したがって、２ｎビットの倍精度乗算は、
次の４種の単精度乗算を行ない、（１０）式にしたがっ
て、２の−２ｎ乗または、２の−ｎ乗の重み付けのため
のシフトと加算とによって行なうことができる。
【００１４】Ｑ・Ｒ：（２の補数）×（２の補数） Ｑ・Ｔ：（２の補数）×（絶対値） Ｓ・Ｒ：（絶対値）×（２の補数） Ｓ・Ｔ：（絶対値）×（絶対値） この場合の全体の演算回数は、２の補数×２の補数の乗
累算が１回、２の補数×絶対値の乗累算が２回、絶対値
×絶対値の乗算が１回、ｎビットシフトが２回となり、
単精度演算の６倍の演算時間を有するというものであっ
た。
【００１５】
【発明が解決しようとする課題】上述した従来の乗累算
回路は、倍精度乗算を行ない２ｎビットの演算結果を求
める場合には、単精度乗算に比較して６倍もの演算時間
を必要とするという欠点があった。さらに、４ｎビット
の演算結果を求める場合には、シフトにより桁あふれす
るデータの退避が２回必要であるというという欠点があ
った。
【００１６】本発明の目的は、上記欠点を解決し、倍精
度乗算結果を求めるために要する演算時間を短縮できる
乗累算回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の乗累算回路は、
それぞれｎビットの第一および第二の入力データを演算
し第一の２ｎビットデータを出力する乗算部と、前記第
一の２ｎビットデータと第二の２ｎビットデータとを演
算し第三の２ｎビットデータを出力する算術演算部とを
備える乗累算回路において、前記第二の２ｎビットデー
タをｎビット分右シフトして前記算術演算部の入力デー
タを生成するシフタを備えて構成されている。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１９】図１は本発明の乗累算回路の第一の実施例
を示すブロック図である。
【００２０】本実施例の乗累算回路は、図１に示すよう
に、従来例と同様の乗算部１と、算術演算部３とを備え
て構成されている。乗算部１は、レジスタ１１〜１４
と、マルチプレクサ１５，１６と、ブースのデコーダ１
７と、部分積生成回路１８と、部分積加算回路１９とを
備えて構成されている。算術演算部３は、従来例と同様
のレジスタ２１，２２と、マルチプレクサ２３と、算術
演算回路２４と、レジスタ２５，２６とに加えて、マル
チプレクサ２３の出力データを入力としｎビット右シフ
トするシフタ３１と、マルチプレクサ２３とシフタ３１
とのいずれか一方の出力データを選択して算術演算回路
２４に入力するマルチプレクサ３２とを備えて構成され
ている。
【００２１】次に、本実施例の動作について説明する。
【００２２】まず、乗算部１のマルチプレクサ１５は、
レジスタ１１に保持されたｎビットのデータＸＨまたは
レジスタ１２に保持されたｎビットのデータＸＬのいず
れか一方を選択しブースのデコーダ１７に入力する。ま
た、マルチプレクサ１６は、レジスタ１３に保持された
ｎビットのデータＹＨまたはレジスタ１４に保持された
ｎビットのデータＹＬのいずれか一方を選択し部分積生
成回路１８に入力する。部分積生成回路１８は、ブース
のデコーダ１７およびマルチプレクサ１６の上記出力か
ら部分積を生成する。部分積加算回路１９は、部分積生
成回路１８で生成された部分積を演算し、２ｎビットの
データとして算術演算部３に入力する。算術演算部３の
マルチプレクサ２３は、レジスタ２１および２２に保持
された２ｎビットのデータＺＨ，ＺＬと０と算術演算回
路２４とのいずれか一方を選択しシフタ３１およびマル
チプレクサ３２とに入力する。シフタ３１は、マルチプ
レクサ２３からの入力データをｎビット分右シフトし出
力をマルチプレクサ３２に入力する。マルチプレクサ３
２は、シフタ３１とマルチプレクサ２３の出力のいずれ
か一方を選択して算術演算回路２４に入力する。算術演
算回路２４は、乗算部１の部分積加算回路１９の出力デ
ータおよびマルチプレクサ３２の出力データを入力し
て、少なくとも両者の和を算出し、演算結果であるＲ
Ｈ，ＲＬをそれぞれレジスタ２５，２６およびマルチプ
レクサ２３に出力する。
【００２３】本実施例の乗累算回路により倍精度乗算を
実行する場合の演算手順は、以下のとおりである。
【００２４】
【００２５】すなわち、以上の４命令で、従来の乗累算
回路で６命令を要していた倍精度乗算を実行することが
できる。また、乗算部１における演算と並行して、算術
演算部３でシフト処理を行なえるため、演算時間が増加
することがない。
【００２６】次に、本発明の第二の実施例について説明
する。
【００２７】図２は本発明の乗累算回路の第二の実施例
を示すブロック図である。
【００２８】え本実施例の前述の第一の実施例に対する
相違点は、算術演算部３の代りに、シフタ３１の出力す
るデータのビット−１からビット−ｎまでのｎビットの
データＲＳＨと、ビット−ｎ−１からビット−２ｎまで
のｎビットのデータＲＳＬのそれぞれを保持するレジス
タ４１，４２を有する算術演算部４を備えることであ
る。
【００２９】これにより、乗算結果は、レジスタ２５に
ビット４ｎ−１からビット３ｎまでのデータ、レジスタ
２６にビット３ｎ−１からビット２ｎまでのデータ、レ
ジスタ４１に２ｎ−１からビットｎまでのデータ、レジ
スタ４２にｎ−１からビット０までのデータがそれぞれ
保持される。また、第一の実施例と同様に、乗算部での
演算と並行して、算術演算部３でシフト処理を行なえる
ため、演算時間が増加することがないことに加えて、シ
フト処理により桁あふれするデータの退避が行なえるた
め、精度を劣化させることなく倍精度乗算を実行できる
という利点がある。
【００３０】
【発明の効果】以上説明したように、本発明の乗累算回
路は、算術演算対象の２ｎビットデータをｎビット分右
シフトして算術演算部の入力データを生成するシフタを
備えることにより、乗算部における演算と並行して算術
演算部でシフト処理を行なえるため、倍精度乗算を効率
よく実行できるという効果がある。
【図面の簡単な説明】
【図１】本発明の乗累算回路の第一の実施例を示すブロ
ック図である。
【図２】本発明の乗累算回路の第二の実施例を示すブロ
ック図である。
【図３】従来の乗累算回路の一例を示すブロック図であ
る。
【符号の説明】
１ 乗算部 ２〜４ 算術演算部 １１〜１４，２１，２２，２５，２６，４１，４２
レジスタ １５，１６，２３，３２ マルチプレクサ １７ ブースのデコーダ １８ 部分積生成回路 １９ 部分積加算回路 ２４ 算術演算回路 ３１ シフタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 それぞれｎビットの第一および第二の入
    力データを演算し第一の２ｎビットデータを出力する乗
    算部と、前記第一の２ｎビットデータと第二の２ｎビッ
    トデータとを演算し第三の２ｎビットデータを出力する
    算術演算部とを備える乗累算回路において、 前記第二の２ｎビットデータをｎビット分右シフトして
    前記算術演算部の入力データを生成するシフタを備える
    ことを特徴とする乗累算回路。
  2. 【請求項２】 前記シフタによるシフトにより桁あふれ
    した前記第二の２ｎビットデータのビットを保持するレ
    ジスタを備えることを特徴とする請求項１記載の乗累算
    回路。
JP4150204A 1992-06-10 1992-06-10 乗累算回路 Withdrawn JPH0612229A (ja)

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