JPH0581068A - デバツグ支援装置 - Google Patents

Abstract

(57)【要約】 【目的】 デバッグに影響を与えずにデバッギングでの
監視ポイントを複数設定できる、しかも、ハードウェア
構成が小さい、デバッグ状態と非デバッグ状態との処理
速度面での性能差を小さいデバッグ支援装置を実現す
る。 【構成】 タグアーキテクチャを採用したプロセッサ１
ｘ１を用いる。また、命令メモリ２１のタグ中に命令実
行を中断させるブレークビット２１ｉＢを、データメモ
リ２２のタグ中にデータアクセス時に処理を中断させる
ウォッチビット２２ｊＷを用意しておく。そして、プロ
セッサ１ｘ１が、ブレークビット２１ｉＢ又はウォッチ
ビット２２ｊＷがセットされているメモリセルをアクセ
スすると、割込み駆動手段（１ｘ２及び１ｘ３、又は、
１ｘ４及び１ｘ５）が、デバッギング処理を起動させる
割込みをプロセッサ１ｘに掛ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバッギングシステム
を支援するデバッグ支援装置に関するものである。

【０００２】

【従来の技術】コンピュータシステムの複雑化、取扱う
情報の多様化、コンピュータシステムの利用形態の多様
化、利用者の拡大等によって、プログラムが複雑かつ多
大なものとなることが多く、そのため、デバッギングシ
ステムの使用が不可欠なものとなりつつある（文献：
「ソフトウェア指向アーキテクチャ」、飯塚肇、田中英
彦共著、1985（オーム社）、pp205-216 ）。

【０００３】デバッギングシステムを構築する上で重要
な点の一つは、デバッグ状態と非デバッグ状態とを可能
な限り近付けることである。近付けるべき項目として
は、例えばデバッグ状態と非デバッグ状態との処理速度
がある。

【０００４】例えば、プログラムのデバッグを行なう際
に、指定したところでプログラムの実行を中断し、レジ
スタやメモリの内容を調べるということを考える。この
場合、デバッグを支援する機構として、プロセッサが実
行する全ての命令で、命令実行前に中断が発生するよう
な機構を用意し、プログラムの実行制御とデータアクセ
スを監視する方式が考えられる。しかし、この方式で
は、デバッグ時に、命令の実行毎に中断が生じ、この中
断がプログラマがデバッギングのために指定したものか
否かを一々検索処理する必要があるので、プログラムの
処理速度が著しく低下する。

【０００５】そこで、かかる欠点を補うために、中断点
を特定して中断させる以下に示すハードウェア機構がデ
バッグ支援用として既に提案されている。

【０００６】(1) プログラムの実行制御に関する機構 プログラムの命令実行中断点（以下、ブレークポイント
と呼ぶ）を示す特殊レジスタ（以下、ブレークポイント
レジスタと呼ぶ）をプロセッサの内部又は外部に用意
し、命令フェッチが発生する毎にそのアドレスとブレー
クポイントレジスタの内容を比較し、一致した場合（ブ
レークポイントに達した場合）に実行を中断する。

【０００７】(2) データアクセスに関する機構 データアクセスの監視点（メモリ操作指示の中断点：以
下、ウォッチポイントと呼ぶ）を示す特殊レジスタ（以
下、ウォッチポイントレジスタと呼ぶ）をプロセッサの
内部又は外部に用意し、データアクセスが発生する毎に
そのアドレスとウォッチポイントレジスタの内容を比較
し、一致した場合（ウォッチポイントをアクセスした場
合）に実行を中断する。

【０００８】

【発明が解決しようとする課題】しかし、上述した二つ
のデバッグ支援機構を用いて、デバッギングシステムを
構築する場合、次のような問題がある。

【０００９】ステップ数が多いプログラムを対象とする
場合や、多数のデータを取扱うプログラムを対象とする
場合、デバッギングを有効に機能させるべく、複数のブ
レークポイントや複数のウォッチポイントを指定する必
要が生じることがある。これに応じるためには、複数の
ブレークポイントレジスタや複数のウォッチポイントレ
ジスタを実装してデバッギングシステムを構築すること
になる。一般には、デバッギングシステムは、複数のプ
ログラムを処理できるように汎用的なものであり、複数
のブレークポイントレジスタや複数のウォッチポイント
レジスタを実装するとしても限度がある。そのため、必
要な全てのブレークポイントやウォッチポイントを指定
できないことも生じる。これを解決しようとすると、多
大のブレークポイントレジスタやウォッチポイントレジ
スタを実装することを要し、ハードウェアが膨大とな
る。プロセッサの内部にレジスタを設ける場合には１チ
ップ化が困難になることが多く、外部に設ける場合には
装置全体が大型化する。

【００１０】このような複数のブレークポイントや複数
のウォッチポイントを、命令フェッチやデータアクセス
の度に例外（トラップ）を発生させてソフトウェアによ
って検索することも考えられる。このようにすると、ハ
ードウェアで実現する場合の問題は生じない。しかし、
この方式の場合には、命令フェッチやデータアクセス毎
に検索処理するので、デバッグ状態と非デバッグ状態と
の処理速度面での性能差が大きくなるという問題があ
る。また、デバッギングシステムを構築する対象が並列
プロセッサシステムの場合、このオーバーヘッドのため
に、プログラムの動作そのものが変わってしまい、デバ
ッグに支障をきたす場合がある。

【００１１】本発明は、以上の点を考慮してなされたも
のであり、デバッグに影響を与えることなくデバッギン
グでの監視ポイントを複数設定することができる、しか
も、ハードウェア構成が小さい、デバッグ状態と非デバ
ッグ状態との処理速度面での性能差を小さくできるデバ
ッグ支援装置を提供しようとするものである。

【００１２】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、タグアーキテクチャを採
用するプロセッサを少なくとも１台以上有するプロセッ
サシステムにおいて、メモリセルのタグ中に命令実行を
中断させる命令実行中断ビットを用意し、この命令実行
中断ビットがセットされているメモリセルをアクセスし
たプロセッサに、デバッギング処理を起動させる割込み
を掛ける割込み駆動手段を設けた。

【００１３】また、第２の本発明においては、タグアー
キテクチャを採用するプロセッサを少なくとも１台以上
有するプロセッサシステムにおいて、メモリセルのタグ
中に、データメモリのアクセス時に処理を中断させるメ
モリ操作中断ビットを用意し、このメモリ操作中断ビッ
トのセットされているメモリセルをアクセスしたプロセ
ッサに、デバッギング処理を起動させる割込みを掛ける
割込み駆動手段を設けた。

【００１４】

【作用】第１の本発明においては、メモリセルのタグ中
に命令実行を中断させる命令実行中断ビットを予め用意
しておく。そして、プロセッサがこの命令実行中断ビッ
トがセットされているメモリセルをアクセスしたとき
に、割込み駆動手段がデバッギング処理を起動させる割
込みをプロセッサに掛ける。

【００１５】また、第２の本発明においては、メモリセ
ルのタグ中にデータメモリのアクセス時に処理を中断さ
せるメモリ操作中断ビットを予め用意しておく。そし
て、プロセッサがこのメモリ操作中断ビットのセットさ
れているメモリセルをアクセスしたときに、割込み駆動
手段がデバッギング処理を起動させる割込みをプロセッ
サに掛ける。

【００１６】

【実施例】以下、本発明を並列プロセッサシステムに適
用した一実施例を図面を参照しながら詳述する。

【００１７】図２は、この実施例が対象とする並列プロ
セッサシステムの構成を示すブロック図である。

【００１８】図２において、並列プロセッサシステム１
は、複数のプロセッサモジュール１１、１２、…、１ｎ
と、共有メモリモジュール２０とが共有バス３０を介し
て接続されている。各プロセッサモジュール１１、１
２、…、１ｎにはそれぞれ、タグアーキテクチャを採用
しているプロセッサ１１１、１２１、…、１ｎ１が設け
られており、各プロセッサ１１１、１２１、…、１ｎ１
は必要に応じて共有メモリモジュール２０をアクセスす
る。共有メモリモジュール２０には、デバッギング対象
のプログラムに係る命令群を格納した命令メモリ２１
と、デバッギング対象のプログラムに係るデータ群を格
納したデータメモリ２２とが設けられている。

【００１９】以上のような並列プロセッサシステム１と
しての基本的構成に加えて、以下のようなデバッギング
のための構成や機能が設けられている。これについて、
図１及び図３をも用いて説明する。

【００２０】命令メモリ２１の１個のセル２１ｉは、図
３（Ａ）に示すように、タグ部２１ｉ１と命令部２１ｉ
２とから構成されており、タグ部２１ｉ１中の１個のタ
グビットとして当該アドレスの命令がブレークポイント
であるか否かを示すブレークビット２１ｉＢが用意され
ている。また、データメモリ２２の１個のセル２２ｊ
は、図３（Ｂ）に示すように、タグ部２２ｊ１とデータ
部２２ｊ２とから構成されており、タグ部２２ｊ１中の
１個のタグビットとして当該アドレスのデータがウォッ
チポイントであるか否かを示すウォッチビット２２ｊＷ
が用意されている。なお、この実施例の命令メモリ２１
は、データメモリ２２と同様にプロセッサによるメモリ
操作指示（ライト処理等）によってそのタグ情報を更新
できるようになされている。

【００２１】このようなブレークビット２１ｉＢやウォ
ッチビット２２ｊＷが有意か否かを監視する構成が各プ
ロセッサモジュール１ｘ（ｘは１、２、…、ｎ）に設け
られている。

【００２２】ブレークビット２１ｉＢの監視構成とし
て、図１（Ａ）に示すように、ナンド回路１ｘ２とラッ
チ回路１ｘ３とが設けられている。ラッチ回路１ｘ３
は、ブレークポイントにアクセスした場合に割込みを発
生させるか否かを示すブレークモード信号ＢＰＥをラッ
チするものである。ブレークポイントに基づいたデバッ
ギング処理を行なう場合には、セット状態のブレークモ
ード信号ＢＰＥがラッチされる。ナンド回路１ｘ２は、
ブレークビット２１ｉＢ及びブレークモード信号ＢＰＥ
が共にセットされているときに、プロセッサ１ｘ１にブ
レークポイントとしての割込み信号ＩＮＴＲＥＱ０を与
えるものである。

【００２３】ウォッチビット２２ｊＷの監視構成とし
て、図１（Ｂ）に示すように、ナンド回路１ｘ４とラッ
チ回路１ｘ５とが設けられている。ラッチ回路１ｘ５
は、ウォッチポイントにアクセスした場合に割込みを発
生させるか否かを示すウォッチモード信号ＷＰＥをラッ
チするものである。ウォッチポイントに基づいたデバッ
ギング処理を行なう場合には、セット状態のウォッチモ
ード信号ＷＰＥがラッチされる。ナンド回路１ｘ４は、
ウォッチビット２２ｊＷ及びウォッチモード信号ＷＰＥ
が共にセットされているときに、プロセッサ１ｘ１にウ
ォッチポイントとしての割込み信号ＩＮＴＲＥＱ１を与
えるものである。

【００２４】共有メモリモジュール２０には、デバッガ
（デバッギングプログラム）２３も格納されている。プ
ロセッサ１ｘ１は、ブレークポイントとしての割込み信
号ＩＮＴＲＥＱ０を与えられた場合には、デバッガ２３
のブレークポイントに対する処理部分を実行させ、ウォ
ッチポイントとしての割込み信号ＩＮＴＲＥＱ１を与え
られた場合には、デバッガ２３のウォッチポイントに対
する処理部分を実行させる。

【００２５】なお、デバッガ２３には、ブレークビット
やウォッチビットのセットやリセットをいずれかの又は
所定のプロセッサに実行させるビット操作処理部分や、
ブレークモード信号ＢＰＥやウォッチモード信号ＷＰＥ
のセットやリセットをいずれかの又は所定のプロセッサ
に実行させるモード操作処理部分が設けられている。す
なわち、いずれかの又は所定のプロセッサは、デバッガ
２３のビット操作処理部分に基づいて、「命令メモリセ
ルのブレークビットをセット（リセット）せよ」又は
「データメモリセルのウォッチビットをセット（リセッ
ト）せよ」というデータ操作指示を共有メモリモジュー
ル２０のメモリ制御回路（図示せず）に与えてセット
（リセット）させる。

【００２６】以上の構成において、オペレータはまず、
図示しない入出力装置を用いながらデバッガ２３を利用
して、デバッギング対象のプログラムに係る所定の命令
や所定のデータに対するブレークビットやウォッチビッ
トの設定を行なう。その後、オペレータは、図示しない
入出力装置を用いながらデバッガ２３を利用して、ブレ
ークモード信号ＢＰＥやウォッチモード信号ＷＰＥをセ
ットさせる。そして、デバッギング対象のプログラムを
起動させる。

【００２７】ここで、あるプロセッサ１ｘ１が命令をフ
ェッチすべく命令メモリ２１をアクセスするための命令
アドレスを共有メモリモジュール２０に与えたとする。
この場合、図１（Ａ）に示すように、そのアドレスの命
令メモリセルに格納されている命令はそのプロセッサに
与えられると共に、その命令メモリセルに格納されてい
るブレークビット２１ｉＢはナンド回路１ｘ２に与えら
れる。

【００２８】ブレークビット２１ｉＢがセットされてい
ない場合には、ナンド回路１ｘ２からプロセッサ１ｘ１
に対して割込み要求信号ＩＮＴＲＥＱ０が出力されず、
プロセッサ１ｘ１はその命令を中断することなく実行す
る。

【００２９】他方、ブレークビット２１ｉＢがセットさ
れている場合には、ブレークモード信号ＢＰＥがセット
されているので、ナンド回路１ｘ２からプロセッサ１ｘ
１に対して割込み要求信号ＩＮＴＲＥＱ０が出力され、
プロセッサ１ｘ１はその命令を実行する前に、デバッガ
２３に割込みを掛けてブレークポイントを検出したとき
の処理を実行させる。

【００３０】また、あるプロセッサ１ｘ１がデータメモ
リ２２をアクセスするためのデータアドレスとメモリ操
作指示（ライト又はリード）とを共有メモリモジュール
２０に与えたとする。この場合、図１（Ｂ）に示すよう
に、そのアドレスのデータメモリセルに格納されている
データが読み出され、又は、そのアドレスのデータメモ
リセルにデータが書き込まれると共に、そのデータメモ
リセルに格納されているウォッチビット２２ｊＷはナン
ド回路１ｘ４に与えられる。

【００３１】ウォッチビット２２ｊＷがセットされてい
ない場合には、ナンド回路１ｘ４からプロセッサ１ｘ１
に対して割込み要求信号ＩＮＴＲＥＱ１が出力されず、
プロセッサ１ｘ１は中断することなく継続してデバッギ
ング対象のプログラムに従う処理を実行する。

【００３２】他方、ウォッチビット２２ｊＷがセットさ
れている場合には、ウォッチモード信号ＷＰＥがセット
されているので、ナンド回路１ｘ４からそのプロセッサ
１ｘ１に対して割込み要求信号ＩＮＴＲＥＱ１が出力さ
れ、プロセッサ１ｘ１は、デバッガ２３に割込みを掛け
てウォッチポイントを検出したときの処理を実行させ
る。

【００３３】従って、上述の実施例によれば、タグアー
キテクチャを採用し、タグの中にブレークポイント及び
ウォッチポイントを指示するブレークビット及びウォッ
チビットを設けるようにしたので、複数のブレークポイ
ントやウォッチポイントの指定が容易に実行でき、ま
た、ブレークポイントやウォッチポイントを監視するハ
ードウェアもブレークポイントやウォッチポイント毎に
設ける必要がなく小さいものとすることができる。

【００３４】さらに、ソフトウェアによる監視を実行し
ていないので監視動作のために時間が割かれることがな
く、また、デバッグ処理用にはブレークビットやウォッ
チビットをセットしないようにすることでデバッギング
時における更なるデバッギングの監視を防止でき、デバ
ッグ状態と非デバッグ状態での処理速度を同程度とする
ことができ、効率の良いデバッギングシステムを実現す
ることができる。

【００３５】また、各ポイントの設定をレジスタを用い
ずに行なうようにしたので、各ポイントを監視するハー
ドウェア構成を上述したようにプロセッサの外部に設け
易く、複数のプロセッサを同一チップ上に形成させ易く
なる。実際上、並列プロセッサシステムを構成する複数
のプロセッサを同一チップに搭載することが考えられて
おり、上記実施例の場合、デバッギングを支援する構成
がこのような同一チップ化の制約にならない。

【００３６】因に、タグアーキテクチャを採用すること
なく同様なフラグ（ブレークビット、ウォッチビット）
をメモリに格納させて同様な処理を実行させることも考
えられるが、ハードウェア構成が複雑になり、又は、ソ
フトウェア処理に多大な時間がかかり、上記実施例のよ
うな効果を得ることができない。

【００３７】なお、上述の実施例においては、各ポイン
トを監視するハードウェアをプロセッサモジュール１ｘ
側に設けたものを示したが、共有メモリモジュール２０
側に設けるようにしても良い。また、各プロセッサに対
応して監視ハードウェア構成を１対１で設けるのではな
く、監視ハードウェア構成を共通的に設け、その出力を
セレクタを介して各プロセッサに与えるようにしても良
い。

【００３８】また、上述の実施例においては、ブレーク
ポイントでのデバッギング処理及びウォッチポイントで
のデバッギング処理を行なうデバッギングシステムを支
援するものを示したが、いずれか一方のポイントでのデ
バッギング処理を行なうデバッギングシステムを支援す
ることもできる。

【００３９】さらに、上述の実施例においては、各ポイ
ントに対するビットのセット又はリセットをデバッガ２
３を用いて行なうものを示したが、ＯＳを利用して行な
うものであっても良い。

【００４０】さらにまた、本発明の適用システムは、並
列プロセッサシステムに限定されるものではなく、プロ
セッサが１個だけのシステムにも適用することができ
る。

【００４１】

【発明の効果】以上のように、本発明によれば、タグア
ーキテクチャを採用し、メモリセルのタグ中に命令実行
を中断させる命令実行中断ビット及び又はデータメモリ
のアクセス時に処理を中断させるメモリ操作中断ビット
を用意し、命令実行中断ビット又はメモリ操作中断ビッ
トがセットされているメモリセルをアクセスしたプロセ
ッサに、デバッギング処理を起動させる割込みを掛ける
割込み駆動手段を設けたので、デバッグに影響を与える
ことなくデバッギングでの監視ポイントを複数設定する
ことができる、しかも、ハードウェア構成が小さい、デ
バッグ状態と非デバッグ状態との処理速度面での性能差
を小さくできるデバッグ支援装置を実現できる。

【図面の簡単な説明】

【図１】実施例の要部構成を示すブロック図である。

【図２】実施例が適用される並列プロセッサシステムを
示すブロック図である。

【図３】実施例のメモリセル構成を示す説明図である。

【符号の説明】

１…並列プロセッサシステム、１１〜１ｎ（１ｘ）…プ
ロセッサモジュール、１ｘ１…プロセッサ、１ｘ２、１
ｘ４…ナンド回路、１ｘ３、１ｘ５…ラッチ回路、２０
…共有メモリモジュール、２１…命令メモリ、２１ｉＢ
…ブレークビット、２２…データメモリ、２２ｊＷ…ウ
ォッチビット、２３…デバッガ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 明 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 タグアーキテクチャを採用するプロセッ
   サを少なくとも１台以上有するプロセッサシステムにお
   いて、 メモリセルのタグ中に命令実行を中断させる命令実行中
   断ビットを用意し、 この命令実行中断ビットがセットされているメモリセル
   をアクセスしたプロセッサに、デバッギング処理を起動
   させる割込みを掛ける割込み駆動手段を設けたことを特
   徴とするデバッグ支援装置。
2. 【請求項２】 タグアーキテクチャを採用するプロセッ
   サを少なくとも１台以上有するプロセッサシステムにお
   いて、 メモリセルのタグ中に、データメモリのアクセス時に処
   理を中断させるメモリ操作中断ビットを用意し、 このメモリ操作中断ビットのセットされているメモリセ
   ルをアクセスしたプロセッサに、デバッギング処理を起
   動させる割込みを掛ける割込み駆動手段を設けたことを
   特徴とするデバッグ支援装置。