JPS6042968B2

JPS6042968B2 - 情報処理装置

Info

Publication number: JPS6042968B2
Application number: JP53012593A
Authority: JP
Inventors: 弘発田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-02-07
Filing date: 1978-02-07
Publication date: 1985-09-26
Also published as: JPS54105939A

Description

【発明の詳細な説明】本発明は情報処理装置に関し、特に情報処理装置にお
けるプログラムデバッグの効率を改善する技術に関する
。

一般にベースアドレスと相対アドレスを用いる情報処
理装置においては、ベースアドレスを格納するベースレ
ジスタからベースアドレスが取り出され、命令語に含ま
れる相対アドレスと演算（通常は加算）されて実メモリ
のアドレスが作られる。

このアドレスは、１つのプログラム実行中も複数必要な
ので、複数のベースレジスタが用いられかつ通常はまと
まつた機能ブロック毎に異なるベースアドレスが用いら
れることが多い。また、情報処理装置は、情報処理装
置に用いられるプログラムの正しさを検査して修正する
プログラムデバッグを行う際の効率を改善するために種
々の機能を有していて、この１つの機能が第１図に示す
トレースモードである。

第１図に示すトレースモードにおいて、トレースモード
を動作するトレース対象プログラム１の一命令が実行さ
れるたびにトレースプログラム２へのジャンプ（プログ
ラム割込みを含む）が自動的に発生し、トレースプログ
ラム２はその命令の実行結果やアドレスなどを格納ある
いは分析してプログラムの誤りの検出、プログラムの異
常が起つたときの原因究明のための情報を提供するなど
の機能をもつている。この場合、必要な情報の格納や分
析が終了すると、トレースプログラム２からトレース対
象プログラム１に制御が戻され、そこで１命令を実行後
に再びトレースプログラム２に戻り、以下同じ動作をく
り返す。このようにして、トレースプログラム２に切替
わるとトレースモードは自動的に解除され通常の速度で
トレースプログラム２が実行される。しカルながら、ト
レースの対象となるプログラムは、一命令毎にトレース
プログラム２の処理が割込むので、通常のモードで実行
される場合に比較して非常に長い時間を必要とし、トレ
ースプログラム２のステップ数をＮとすればＮ十１倍の
時間を必要とする。このため、大きなプログラムをト
レースモードでデバッグする際に、全体をトレースモー
ドで実行するとデバッグに要する時間が長くかかりすぎ
て効率が著しく低下する。

これを避けるためには、すでにデバッグの完了した部分
などはトレースモードでなく通常の動作モードで実行さ
せることが有利であり、１つのプログラムの一部区間の
みをトレースモードて実行するよう指定する機能が有効
である。このような指定の方法としては、（１）トレー
スモードをセットおよびリセットする命令をプログラム
中に挿入する。（２）トレースモードで動作すべき区間
を指定するための特別のレジスタを設け、このレジスタ
にトレースモードで動作すべき区間の両端のアドレスを
セットするなどが用いられていた。しかしながら、前記
（１）の方法の場合には、プログラムデバツク終了後は
、これらの命令を除去するか命令が無効になるようにハ
ードウェアモードをセットする機能が必要である。この
ように、命令を除去する場合には、外部から簡単に変更
できないので、プログラムの変更が必要で、また命令が
無効になるようにハードウェアモードをセットした場合
には、１部プログラムにのみをトレースモードで動作さ
せることが不可能になるなどの不便があつた。また前記
（２）の方法の場合には、トレースしたい区間が多数あ
るときそれぞれに対してアドレス指定のレジスタが必要
となり、多くすればする程にコスト高およびトレース区
間判定のためのアドレスのチェックに要するハードウェ
ア処理時間がのびるなどの欠点があつた。本発明の目的
は、上記従来の欠点を除去するためにコスト、性能への
影響が非常に少い方法により多数の区間に対して部分的
にトレースモードでプログラムを実行する機能を有する
情報処理装置を提供することにある。

本発明は、ベースアドレスと該ベースアドレスからの相
対アドレスを加算することにより実際のアクセスに用い
るメモリアドレスを生成する方式の情報処理装置におい
て、前記ベースアドレスに付随した情報ビットによりト
レースモードで動作するかを指定し、前記ベースアドレ
スを使用する命令に対してのみ前記トレースモードを有
効にすることを特徴とする情報処理装置を提供すること
にある。

次に本発明の実施例について図面を参照して説明する。

第２図ＡおよびＢは情報処理装置の部分的構成図を示す
。第２図Ａは本発明を実施したコンピュータの命令アド
レスレジスタ１０を示し、この命令アドレスレジスタ１
０は指示部１０ａおよびアドレス部１０ｂから構成され
ている。第２図Ｂは本発明を実施したコンピュータのベ
ースレジスタ群１１の構造を示し、このベースレジスタ
群１１はベースレジスタ１２，１３，１４・・・１（
Ｎ一１）、１Ｎから構成されている。このようなベース
レジスタ１２は、トレースモードの指定を格納する指示
部１２ａおよびアドレス状報を格納するベースアドレス
１２ｂ部から構成され、ベースレジスタ１３〜１Ｎも同
様に指示部１３ａ〜１Ｎａおよびベースアドレス部１２
ｂ〜１Ｎｂから構成され、Ｂはベースレジスタ１４のベ
ースアドレス部１４ｂ．．Ｒ２はベースレジスタ１４を
それぞれ示している。なお、このようなベースレジスタ
“群１１は、汎用レジスタと兼ねる場合もある。第２図
Ｃは本発明を実施したコンピュータの命令語２０の形式
を示し、２０ａは命令コードで、仮にベースレジスタ１
４を指定しそのレジスタ１４に含まれているベースアド
レス部Ｂからの相対アドレス（仮りにＤとする）を指定
したことを示し、この場合実際にアクセスされるアドレ
スはＢ＋Ｄとなる。上記のような本発明に係る情報処理
装置においては、ベースレジスタ１４の指示部１４ａに
トレ”−スモードが指示されていた（たとえばビットが
゜“１゛になつていた）とすれば、この命令実行後にト
レースプログラムに制御を移すために、プログラム割込
を発生し、もし指示されていなければ（たとえばビット
が“゜０゛になつていれば）引き続き次の命令実行に移
る。

また、ブランチ命令の時には、Ｂ＋Ｄは次に実行すべき
命令語のアドレスを示しているので、命令アドレスレジ
スタ１０のアドレス部１０ｂに命令語のアドレスが格納
される。さらに命令アドレスレジスタ１０の指示部１０
ａには、ベースレジスタ１４の指示部１４ａが格納され
る。この場合、命令語は、命令アドレスレジスタ１０の
指定に従つて取り出されるが、この時に命令アドレスレ
ジスタ１０の指示部１０ａ力外レースモードを指示して
いたら、その命令実行後にトレースプログラムへの割込
みを発生させる。前記命令アドレスレジスタ１０の指示
部１０ａの内容は、別のブランチ命令などにより新しい
指示が格納されるまで同一内容を保持することにより、
ブランチ命令後の一連の命令をトレースモードで実行で
きるようにする。このような、ブランチ命令がブランチ
先のアドレスを得るために用いたベースレジスタ１２の
指示部１２ａ〜１Ｎａにトレースモード指定があつた場
合、このブランチ命令実行直後にプログラム割込みを発
生させるか否かは、情報処理装置の設計思想に応じてい
ずれに設定してもよい。第３図は第２図ＡおよびＢに示
す装置に情報を格納する場合の詳細図でベースレジスタ
群１１は、ベースレジスタ１２，１３，１４，１５，１
６，１７から構成され、これらのベースレジスタ１２〜
１７は指示部１２ａ〜１７ａおよびベースアドレス部１
２ｂ〜１７ｂから構成されている。

前記指示部１２ａ，１３ａ，１５ａ，１７ａにはトレー
スモードが指示されてなくビットが“゜０゛になつてい
て、また指示部１４ａ，１６ａにはトレースモードが指
示されていてビットが゜“１゛になつている。またメモ
リ２１には、プログラムＡ，Ｂ，ＣおよびデータＡ，ｂ
，ｃを有し、このようなメモリ２１と前記ベースレジス
タ群１１は鎖線のように対応している。このようなメモ
リ２１は、プログラムＡ，Ｂ，Ｃの中の特定のプログラ
ム（第３図ではＣ）のみをトレースモードで実行する。

これは、その特定のプログラムのベースアドレスを含む
ベースレジースタ（第３図ではベースレジスタ１４ａ）
にトレースモードを指示することによる。またメモリ２
１は、データＡ，ｂ，ｃの中の特定のデータ（第３図で
はａ）にアクセスする命令に対してのみトレースモード
を有効にする。これは、その特定のデータのベースアド
レスを含むベースレジスタ（第３図ではベースレジスタ
１６ａ）にトレースモードを指示することによる。この
ようなベースレジスタ１２〜１７の指示部１２ａ〜１７
ａおよび命令アドレスレジスタ１０の指示部１０ａへの
情報の格納は、パネルなどのスイッチから出来るように
してもよいし、また特殊な制御命令を用いてプログラム
により格納できるようにしてもよい。この場合、指示部
１２ａ〜１７ａおよび指示部１０ａは、ベースレジスタ
あるいは命令アドレスレジスタに含まれるように構成し
てもよく、また一対一に対応した別のレジスタに構成し
てもよい。また、以上説明したような機能全体を有効ま
たは無効にする制御を外部の手動スイッチまたはプログ
ラム指定によつて行うことも容易である。この場合、プ
ログラムで機能を有効または無効にする制御を行なう場
合は、マルチプログラム環境下においてもデバッグした
い特定のプログラムを実行する時のみ選択的に機能を働
かせることができる。第４図はセグメンテーシヨンを行
なつている場合で、セグメントデスクリスタ２２は指示
部２２ａおよびセグメントベースアドレス２２ｂを有し
、みたメモリ２３には、プログラムまたはデータの機能
的単位であるセグメントが格納されている。

このようなセグメンテーシヨンを行なつている情報処理
装置では、セグメントのベースアドレス２２ｂなどを指
定するためにセグメントデスクリプタ２２が用いられ、
各命令語はセグメント内の相対アドレスを有している。

この場合、セグメントデスクリプタは、前述の第３図に
示すトレースモードの場合のベースアドレスと同様に各
命令の使用するアドレスを生成するために用いられる。
したがつて、セグメントデスクリプタ２２の中にトレー
スモードの指示部２２ａを設けることにより、前述の第
３図に示す実施例の場合と全く同じ効果を実施すること
ができる。また、セグメントデスクリプタ２２を高速に
とり出す目的でこれをレジスタに格納することが多いが
、この場合は第３図に示す実施例と同じくレジスタにト
レースモード指示部を付随させる方式を用いることがで
きる。このような本発明に係る情報処理装置によれば、
トレースモードの指定をベースアドレス毎に行えるよう
にして、トレースモードが指定されたベースアドレスを
使用したときその命令実行後にトレースプログラムへ制
御が移行し、ベースレジスタの数と同等の区間を同時に
かつ個個にトレースモードで動作するか否かを制御でき
る。

したがつて、デバッグするプログラムのどの部分がどの
ベースアドレスあるいはどのベースレジスタを用いるか
を知つていれば、その部分のみトレースモードで実行す
ることが容易にできる。本発明は以上説明したようにベ
ースレジスタあるいはセグメントデスクリプタなどベー
スアドレスに対応した部分にトレースモード指示情報を
設けるように構成することにより、ベースアドレスａを
使用する命令のみにトレースモードを有効にすることが
できプログラムデバツクの効率を改善する効果がある。

【図面の簡単な説明】

図面は本発明に係る情報処理装置を示し、第１図はトレ
ースモードの原理図、第２図ＡおよびＢは情報処理装置
の部分的構成図、第２図Ｃは命令語の形式の説明図、第
３図は第２図ＡおよびＢに示す装置に情報を格納する場
合の詳細説明図、第４図はセグメンテーシヨンを行なう
使用例の説明図である。１０・・・・・・命令アドレスレジスタ、１０ａ・・・
・・・指示部、１０ｂ・・・・アドレス部、１１・・・
・・・ベースレジスタ群、１２〜１Ｎ・・・・・・ベー
スレジスタ、１２ａ〜１Ｎａ・・・・・・指示部、１２
ｂ〜１Ｎｂ・・・・・・ベースアドレス、２０・・・
命令語、２０ａ・・・・・・命令コード、２１，２３・
・・・・メモリ、２２・・・セグメントデスクリスタ
、２２ａ・・・・・・指示部、２２ｂ・・・・・・セグ
メントベースアドレス。

Claims

【特許請求の範囲】

１ベースアドレスと該ベースアドレスからの相対アド
レスを加算することにより実際のアクセスに用いるメモ
リアドレスを生成する方式の情報処理装置において、前
記ベースアドレスに付随した情報ビットによりトレース
モードで動作するかを指定し、前記ベースアドレスを使
用する命令に対してのみ前記トレースモードを有効にす
ることを特徴とする情報処理装置。