JPH0581128A - キヤツシユの保全性維持方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュ・メモリ内におけるデータの保全
性を保証する方法及び装置の提供。 【構成】 ＣＰＵ、ＲＡＭ、及び、ＲＯＭ間における協
働に制御を加えるローカル・メモリ・コントローラは、
ＲＡＭに対してＲＯＭのマッピングが施される操作モー
ドが使用可能になる毎に、スヌープ・サイクルを実施し
て、ＣＰＵのＲＯＭに対する書き込み操作を検出し、こ
うした書き込み操作を検出すると、キャッシュ無効信号
をＣＰＵに加える。ＣＰＵは、ＣＰＵとメモリ・コント
ローラを結合するローカル・バスにおける無効アドレス
と共に、無効信号を利用し、ＣＰＵのＲＯＭに対する書
き込み操作が目標とする主メモリ・アドレスに対応する
キャッシュ・データ項目を無効にする。無効化は、書き
込み操作の進行中に行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、中央演算処理
装置（ＣＰＵ）及び関連するキャッシュ・メモリ、ラン
ダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモ
リ（ＲＯＭ）、及び、ＣＰＵと前述のメモリとの協動を
制御するローカル・メモリ・コントローラから成るコン
ピュータ・システムにおいて、キャッシュ・メモリのデ
ータの保全性を維持する方法及び装置に関するものであ
る。とりわけ、本発明は、ＲＡＭに対してＲＯＭのマッ
ピングが施される操作モードが支援され、ＲＡＭに対し
てＲＯＭのマッピングが施される操作モードが使用可能
になっている間に、ＣＰＵのＲＯＭに対する書き込み操
作が実施される、上述のようなコンピュータ・システム
において、キャッシュの保全性を維持する方法及び装置
に関するものである。

【０００２】

【従来の技術】ＩＢＭ ＰＳ／２モデル７０のような周
知のコンピュータ・システムは、ＲＡＭに対するＲＯＭ
のマッピングを支援して、システムの操作速度を高め
る。ＩＢＭ及びＩＢＭ ＰＳ／２という用語は、ＩＮＴ
ＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩ
ＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮの登録商標である。

【０００３】本書の定義によれば、所定の信号または所
定の１組の信号の存在（または、代替案として不在）を
検出しようとする際に、システム装置が実施する操作で
ある、コンピュータ・システムの「スヌープ」操作の実
施も、周知のところである。例えば、キャッシュ・メモ
リを含むコンピュータ・システムの場合、スヌープ・サ
イクルは、ローカル・メモリ・コントローラが、特定の
メモリ・コントローラの制御下によるキャッシュのデー
タを含む主メモリに対する外部書き込み操作（例えば、
書き込みは、外部バス・マスタによって行われる）を検
出することによって実施されてきた。こうした書き込み
操作が、ローカル・メモリ・コントローラのスヌープ・
サイクル時に検出される場合、コントローラによる既知
の応答は、ローカルＣＰＵに無効信号及びキャッシュ・
アドレス信号を加えて、適合するキャッシュ項目をロー
カルＣＰＵによって無効にできるようにすることであ
る。

【０００４】しかし、（１）ＲＡＭに対するＲＯＭにマ
ッピングを支援し、（２）前述のマッピングが使用可能
になっている時に、ＣＰＵのＲＯＭに対する書き込み操
作が実施される場合、キャッシュ・メモリ内のデータを
破壊から保護するコンピュータ・システムは、知られて
いない。ＲＯＭ書き込み操作で、ＲＯＭの内容を修正す
ることはできないが、ＲＯＭのデータがＲＡＭに対して
マッピングを施されており、ＣＰＵのＲＯＭに対する書
き込み操作に先立つ取り出し時に、キャッシュが用いら
れる場合、ＣＰＵのＲＯＭに対する書き込み操作が実施
される時、無効キャッシュ・データが生成される可能性
があるのは、明かである。各ＣＰＵは、通常、プロセッ
サに関連したキャッシュ・メモリのデータを更新し、非
現在キャッシュ・データ等を無効にする責任があるの
で、こうした可能性がある。

【０００５】従って、ＲＡＭに対するＲＯＭのマッピン
グが施されて、ＣＰＵのＲＯＭに対する書き込み操作が
実施される毎に、キャッシュ・メモリのデータの保全性
を保証する方法及び装置が設けられていることが、望ま
しい。また、こうした方法及び装置を、コンピュータ・
システムに追加ハードウェアを導入せずに、既存のシス
テム・コンポーネント（メモリ・コントローラ、ＣＰＵ
等）を用いて実現できることが望ましい。

【０００６】さらに、意図された方法及び装置が、ＣＰ
ＵのＲＯＭに対する書き込み操作の実施と並行して、キ
ャッシュの保全性を維持するのに必要な機能を実施する
ことが、望ましい。

【０００７】さらに、スヌープ・サイクルが、所定のＣ
ＰＵによって実施されるＲＯＭ書き込み操作（ＲＡＭに
対するＲＯＭのマッピングを施して）が検出できる間
に、該ＣＰＵと協動しなければならないメモリ・コント
ローラで実施できることが、望ましい。

【０００８】さらに、キャッシュ項目を無効にする既存
の信号プロトコル（キャッシュの保全性を維持するた
め）は、ＣＰＵのＲＯＭに対する書き込み操作を検出す
る前述のスヌープ・サイクルと関連して利用し、所望の
キャッシュ無効手順を実施するために、コンピュータ・
システムの全体設計及び複雑性を変更しなくてもすむよ
うにすることができることが、望ましい。

【０００９】

【発明が解決しようとする課題】本発明の主たる目的
は、ＲＡＭに対してＲＯＭのマッピングを施して、ＣＰ
ＵのＲＯＭに対する書き込み操作が実施される毎に、キ
ャッシュ・メモリ内におけるデータの保全性を保証する
方法及び装置を提供することにある。

【００１０】本発明のもう１つの目的は、ＲＡＭに対し
てＲＯＭのマッピングが施されるモードが、コンピュー
タ・システムによって支援され、前記モードが使用可能
になる毎に、ＣＰＵのＲＯＭに対する書き込み操作を検
出する方法及び装置を提供することにある。

【００１１】本発明のもう１つの目的は、ＲＡＭに対し
てＲＯＭのマッピングが施されると、ＣＰＵのＲＯＭに
対する書き込みが実施される毎に、既存のキャッシュ項
目無効信号プロトコルを利用して、キャッシュの保全性
を維持する方法及び装置を提供することにある。

【００１２】さらにもう１つの目的は、ローカル・メモ
リ・コントローラを利用し、こうしたコントローラでス
ヌープ・サイクルを実施して、ＲＡＭに対してＲＯＭの
マッピングが施される毎に、ＣＰＵのＲＯＭに対する書
き込み操作を検出することによって、本発明の意図する
機能が実施できるようにすることにある。

【００１３】

【課題を解決するための手段】本発明によれば、ＣＰＵ
がＲＯＭスペースに対する書き込みを実施し、ＲＡＭに
対してＲＯＭのマッピングが施されるモードが、使用可
能になる毎に、ローカル・バスによってＣＰＵに結合さ
れたローカル・メモリ・コントローラは、（１）スヌー
プ・サイクルを実施して、ＲＯＭに対するＣＰＵの書き
込み操作を検出し、こうした操作を検出すると、（２）
ＣＰＵにキャッシュ無効信号を加える。ＣＰＵは、ロー
カル・バスに既存の無効アドレス（ＣＰＵによって指定
されたＲＯＭの書き込みアドレス）と共に、無効信号を
利用して、ＣＰＵのＲＯＭに対する書き込み操作が目標
とする主メモリ・アドレスに対応するキャッシュ・デー
タ項目を無効にする。無効化は、書き込み操作の進行中
に行われる。

【００１４】本発明は、ＲＡＭに対してＲＯＭのマッピ
ングが施されるモードが、使用可能になって、ＲＯＭに
対するＣＰＵの書き込みが実施されると、ＲＡＭに対し
てＲＯＭのマッピングが施される操作モードを支援す
る、コンピュータ・システムにおけるキャッシュの保全
性を維持する方法及び装置を特徴とする。

【００１５】本発明のその他の特徴には、ＲＡＭに対し
てＲＯＭのマッピングが施されるモードが、使用可能に
なると、メモリ・コントローラのスヌープ・サイクルを
実施し、利用して、ＣＰＵのＲＯＭに対する書き込み操
作を検出することと、ＲＡＭに対してＲＯＭのマッピン
グが施されると、前述のメモリ・コントローラを利用し
て、ＣＰＵのＲＯＭに対する書き込み操作の検出と同時
に、キャッシュ項目無効信号を加えることと、ＣＰＵ
が、ローカル・バスのアドレス信号（ＲＯＭに対する書
き込み操作を実施するＣＰＵによってローカル・バスに
送り出される）を利用して、ローカル・メモリ・コント
ローラによって該ＣＰＵに前述の無効信号が加えられる
毎に、そのアドレスの関連するキャッシュ・メモリ項目
を無効にすべきか判定することが含まれる。

【００１６】当該技術の熟練者であれば、添付の図面に
関連して後述する詳細な説明を吟味することによって、
以上の、及び、その他の目的及び特徴が明らかになる。

【００１７】

【実施例】本発明については、本発明の実施例を示す添
付の図面を参照しながら、さらに詳細に後述するが、以
下の説明を開始するに当たって明らかにしておかなけれ
ばならないのは、当該技術の熟練者であれば、本書に記
載の本発明に修正を加えて、なおかつ、本発明が意図す
る望ましい結果が得られるようにすることができるとい
うことである。従って、以下の説明は、適合する技術に
おける熟練者を対象とした一般的な教育のための開示と
理解すべきであり、本発明の範囲を制限することを意図
したものではない。

【００１８】次に、添付の図面をさらに詳細に参照する
と、本発明を具現化する（支援する）ことが可能なマイ
クロコンピュータの例が示されており、全体が１０で表
示されている（図１）。コンピュータ・システム１０
は、関連するモニタ１１、キー・ボード１２、及び、プ
リンタまたはプロッタ１４を備えることができる。コン
ピュータ１０は、シャーシ１９と協動して、デジタル・
データを処理し、記憶する電動式データ処理及び記憶コ
ンポーネントを受けいれるための密閉形シールド容積を
形成する装飾外部部材１６（図２）及び内部シールド部
材１８によって形成されたカバー１５を備えている。こ
れらのコンポーネントの少なくともいくつかは、シャー
シ１９に取りつけられて、上述のコンポーネントを含み
コンピュータ１０のコンポーネント、及び、フロッピィ
・ディスク・ドライブ、各種形態の直接アクセス記憶装
置、付属カードまたはボード等のような他の関連要素を
電気的に相互接続する手段を形成するプレーナ２０に取
りつけられている。

【００１９】シャーシ１９は、２２で表示のベース、２
４で表示のフロント・パネル、及び、２５で表示のリヤ
・パネルを備えている（図２）。フロント・パネル２４
は、磁気ディスクまたは光ディスク用のディスク・ドラ
イブ、テープ・バックアップ・ドライブ等のようなデー
タ記憶装置を受けいれるための少なくとも４つの開放ベ
イ（例示の形態の場合、４つのベイ）を形成している。
例示の形態の場合、１対の上部ベイ２６、２８及び１対
の下部ベイ２９、３０が設けられている。上部ベイの一
方２６は、第１のサイズの周辺ドライブ（３．５インチ
・ドライブとして知られているような）を納めるように
なっており、一方、もう一方のベイ２８は、２つのサイ
ズのうち（例えば、３．５インチ及び５．２５インチ）
選択されたサイズのドライブを納めるようになっている
が、下部ベイは、単一のサイズ（３．５インチ）の装置
しか納めないようになっている。

【００２０】上述の構造と本発明を関連づける前に、パ
ーソナル・コンピュータ・システム１０の一般的な働き
の概要について吟味する価値があると思われる。図３を
参照すると、コンピュータ・システム１０の各種コンポ
ーネントを表したパーソナル・コンピュータ・システム
のブロック図が示されている。図３に示すパーソナル・
コンピュータ・システムには、プレーナ２０に取りつけ
られたコンピュータ、及び、プレーナとパーソナル・コ
ンピュータ・システムのＩ／Ｏスロット及び他のハード
ウェアとの接続が含まれている。プレーナには、揮発性
ランダム・アクセス・メモリ（ＲＡＭ）３８にさらに接
続されているバス制御タイミング装置３５を介して、高
速ＣＰＵローカル・バス３４によって接続されたマイク
ロプロセッサ（例えば、図３に示す８０４８６マイクロ
プロセッサ）から成るシステム・プロセッサ３２が接続
されている。

【００２１】本発明については、図３に示すシステム・
ブロック図の部分（とりわけ、図４において実線で示さ
れた図３の部分）に関連して後述するが、以下の説明を
開始するに当たって明らかにしておかなければならない
のは、本発明は他のハードウェア構成に関して利用する
ことも可能という点である。例えば、図３には、単なる
例示のため、ＣＰＵ３２が８０４８６マイクロプロセッ
サとして示されている。８０４８６マイクロプロセッサ
には、キャッシュ・メモリ（ＣＰＵ３２内のダッシュ・
ライン及び参照番号９９によって表示）が含まれてい
る。しかし、異なるハードウェア構成の場合、キャッシ
ュ・メモリは、本書に解説の本発明の精神または範囲を
逸脱することなく、８０３８６等のようなプロセッサの
外部に配置することができる（それにもかかわらず関連
させることができる）。

【００２２】ここで図３に戻ると、ＣＰＵローカル・バ
ス３４（データ、アドレス、及び、制御コンポーネント
３４Ｄ，３４Ａ、３４Ｃから構成される）が、マイクロ
プロセッサ３２と（オプションで）数理コ・プロセッサ
３９の接続を行う。ＣＰＵローカル・バス３４には、バ
ッファ５１も結合されている。バッファ５１自体は、マ
イクロ・チャネル・バス５２に接続されている。マイク
ロ・チャネルは、ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳ
ＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯ
Ｎの登録商標である。ＣＰＵローカル・バス３４は、さ
らに、中央アービタ４９及びＤＭＡコントローラ５０か
ら成るＤＭＡ装置４８に接続されている。バッファ５１
は、ローカル・バス３４とマイクロ・チャネル・バス５
２のような選択機能バスとのインターフェイスを形成す
る。バス５２には、それぞれ、さらに、Ｉ／Ｏ装置また
はメモリに接続可能な、アダプタ・カードを納める複数
のＩ／Ｏスロット５４が接続されている。

【００２３】アービトレーションバス５７が、ＤＭＡコ
ントローラ５０及び中央アービタ４９をＩ／Ｏスロット
５４及びディスケット・アダプタ５６に結合している。
ローカル・バス３４には、メモリ・コントローラ５９、
アドレス・マルチプレクサ６０、及び、データ・バッフ
ァ６１から成るメモリ制御装置３６も接続されている。
メモリ制御装置３６は、さらに、バス１２０〜１２２を
介して、揮発性ＲＡＭ３８に代表されるようなランダム
・アクセス・メモリに接続されている。バス１２０は、
メモリ・データを伝送し、バス１２１は、制御信号を伝
送し、バス１２２は、アドレス信号を伝送する。

【００２４】メモリ制御装置３６には、マイクロプロセ
ッサ３２に対するアドレス及びマイクロプロセッサ３２
からのアドレスをＲＡＭ３８の特定の領域に対してマッ
ピングする論理が含まれている。この論理は、例えば、
基本入出力システム（ＢＩＯＳ）が前に占めていたＲＡ
Ｍを再利用するのに用いられる。ＢＩＯＳは、コンピュ
ータ・システム１０に取りつけられたＩ／Ｏ装置とマイ
クロプロセッサ３２のオペレーティング・システムとの
インターフェイスに用いられる周知のシステムである。
ＢＩＯＳは、一般に、ＲＯＭ６４に記憶されており、Ｒ
ＡＭ３８にコピーして、ＲＡＭに対するＲＯＭのマッピ
ングが施されるモードが使用可能になり、コンピュータ
・システム１０の支援を受ける場合に、ＢＩＯＳの実行
時間を短縮することができる。こうした状況（すなわ
ち、ＲＡＭに対してＲＯＭのマッピングが施される）
は、ＣＰＵ３２に関連したキャッシュ・メモリにおける
データの保全性を確保するために、本発明を有効に利用
することが可能な優れた例を提供するものである。

【００２５】図３に示すコンピュータ・システムの場
合、メモリ制御装置３６は、ＲＯＭ６４を使用可能また
は使用禁止にするのに用いることが可能なＲＯＭ選択信
号（ＲＯＭＳＥＬ）も発生する。ＲＯＭ６４が使用可能
になると、ＢＩＯＳがＲＯＭから実施される。ＲＯＭ６
４が使用禁止になると、ＲＯＭは、マイクロプロセッサ
３２からのアドレス照会に応答しない（すなわち、ＢＩ
ＯＳがＲＡＭから実施される）。

【００２６】単なる例示のため、本発明の説明は、基本
的な１ＭＢ（メガバイト）の揮発性ＲＡＭ３８に関して
示されたマイクロコンピュータ・システム１０に関連し
て行われる。当該技術の熟練者には明らかなように、追
加メモリは、オプションのメモリ・モジュール６５〜６
７によって、図３に表すように相互接続することができ
る。留意すべきは、ＲＡＭ３８は、本書において「主メ
モリ」と呼ぶ場合もあるということである。

【００２７】図３には、バス５２とプレーナＩ／Ｏバス
６９の間に結合されるもう１つのバッファ６８が示され
ている。バッファ６８は、実際上、バス５２と６９の間
のインターフェイスである。プレーナＩ／Ｏバス６９に
は、アドレス、データ、及び、制御コンポーネントが、
それぞれ、含まれている。プレーナ・バス６９に沿っ
て、さまざまなＩ／Ｏアダプタ、及び、ディスプレイ・
アダプタ７０（モニタ１１の駆動に用いられる）、クロ
ック７２、以下ではＮＶＲＡＭと呼ぶ不揮発性ＲＡＭ７
４、ＲＳ２３２アダプタ７６、並列アダプタ７８、複数
のタイマ８０、前述のディスケット・アダプタ５６、割
込みコントローラ８４、及び、前述のＲＯＭ６４といっ
た他のコンポーネントが結合されている。前述のよう
に、ＲＯＭ６４は、ＢＩＯＳだけでなく、ＩＢＭ ＰＳ
／２モデル７０システム初期設定プログラム「ＰＯＳ
Ｔ」といった他の重要なプログラム及びデータ・セット
の記憶に用いることができる。

【００２８】図３に示すクロック７２は、時刻の計算に
用いることができる。ＮＶＲＡＭは、システム構成デー
タの記憶に用いることができる。例えば、本発明を支援
するコンピュータ・アーキテクチャの１つでは、ＮＶＲ
ＡＭは、固定ディスクまたはディスケットの容量、ディ
スプレイのタイプ、メモリ量、時間、日付、及び、シス
テム１０がＲＡＭに対してＲＯＭのマッピングが施され
る操作モードを支援できるか否か等を表す情報を納める
ために用いることができる。

【００２９】ＮＶＲＡＭデータ・ビットは、例えば、メ
モリ・コントローラ５９によって、ＲＯＭがＲＡＭに対
してマッピングを施されたか否か（モード使用可能ビッ
トを介して）、ＢＩＯＳがＲＯＭまたはＲＡＭから実行
されるか否か、ＢＩＯＳ ＲＡＭによって用いられるこ
とを意図したＲＡＭを再利用すべきか否かを判定するた
めに用いられることが可能である。代替案として、こう
した情報は、メモリ・コントローラに局所的に記憶する
ことができる。

【００３０】前述のように、本発明は、メモリ・コント
ローラが、メモリ・コントローラとマイクロ・チャネル
・バスの間にインターフェイスとして働くバス・インタ
ーフェイス装置（ＢＩＵ）を介してマイクロ・チャネル
・バス５２に結合されるとか、メモリ・コントローラ
に、前述のモード・ビットが含まれるとかいった、図３
に示すものとは異なるコンピュータ・アーキテクチャに
おいて利用することができる。従って、当該技術の熟練
者であれば、以下の説明を参照することによって明らか
なように、本発明の有効な利用が可能な特定のコンピュ
ータ・アーキテクチャは、それ自体、本発明の範囲を制
限しようとするものでは全くない。

【００３１】本発明の有効利用が可能なコンピュータ・
アーキテクチャについて述べてきたが、本発明の原理を
説明するのに役立つこうしたコンピュータ・システムの
部分を単純な形で表した図４に注意を向けることにす
る。

【００３２】とりわけ、図４における簡略化されたブロ
ック図は、ＣＰＵ、その関連するキャッシュ・メモリ、
ＲＡＭ、及び、ＲＯＭの間に相互接続に焦点を合わせた
ものであり、この場合、ローカル・メモリ・コントロー
ラを利用して、ＣＰＵと前述のメモリとの協働が管理さ
れる。

【００３３】図３及び４に示すデバイスとバスのいくつ
かの間における対応は、次の通りである。ＣＰＵ４３２
（図４）は、ＣＰＵ３２（図３）に対応し、メモリ・コ
ントローラ４５９は、メモリ・コントローラ５９に対応
し、データ・バッファ４６１は、データ・バッファ６１
に対応し、ＲＡＭ４３８は、ＲＡＭ３８に対応しＲＯＭ
４６４は、ＲＯＭ６４に対応し、マイクロ・チャネル・
バス４５２は、マイクロ・チャネル・バス５２に対応
し、ローカル・バス４３４は、ローカル・バス３４に対
応し、ローカル・バス４３４のアドレス、制御、及び、
データ・コンポーネント（４３４Ａ、４３４Ｃ、及び４
３４Ｄ）は、それぞれ、ローカル・バス３４のコンポー
ネント３４Ａ、３４Ｃ、及び、３４Ｄに対応し、バス４
２０〜４２２は、それぞれ、バス１２０〜１２２に対応
する。

【００３４】図４には、マイクロ・チャネル・バス４５
２を介してＲＯＭ４６４に結合されたメモリ・コントロ
ーラ４５９及びＣＰＵ４３２も示されている。マイクロ
・チャネル・バス４５２、バス・インターフェイス装置
（ＢＩＵ）４８１、及び、バッファ４８４と共にこれら
の接続（バス４８０、４８２、４８３、及び、４８５を
介した）は、全て破線で示されており、（１）本発明
が、図３に示すような（すなわち、ＲＯＭがプレーナ・
バス、ラッチ／バッファ・デコーダ等を介してマイクロ
・チャネル・バスに結合された）、ＢＩＵ等を必要とし
ないコンピュータ・アーキテクチャで実施可能であるこ
と、（２）代替案として、本発明は、図４に示された全
てのコンポーネントを用いるといった（破線を用いて示
されたものを含む）、すなわち、メモリ・コントローラ
４５９が、ＢＩＵ４８１を介してＲＯＭ４６４に結合さ
れ、バッファ４８４を介してマイクロ・チャネル・バス
４５２とＣＰＵ４３２の間でデータのバッファリングが
行われる、他のコンピュータ・アーキテクチャで実施可
能であること、（３）本発明が、マイクロ・チャネル・
バスを全く用いずに、例えば、ＲＯＭがローカル・バス
を介してメモリ・コントローラに結合されたコンピュー
タ・アーキテクチャで実施可能であること、（４）さら
に、全て、本発明の精神または範囲から逸脱することな
く、他のコンピュータ・アーキテクチャで実施可能であ
ることを表している。

【００３５】重要なのは、ＲＡＭに対してＲＯＭのマッ
ピングが施されるコンピュータ・システムのモードが使
用可能になると、特殊目的のメモリ・コントローラのス
ヌープ・サイクル（図５及び７に関連して詳細に後述す
る）を実施することによって、各種コンピュータ・アー
キテクチャの任意の１つに関して本発明を実施できると
いうことを理解することである。既述のように、図３に
示すＮＶＲＡＭ（ＲＡＭ７４）は、メモリ・コントロー
ラによって、ＲＡＭに対してＲＯＭのマッピングが施さ
れたか否かを判定するために用いられる前述のモードの
使用可能ビットの記憶に利用できる唯一の装置である。
代替案として、前述のように、メモリ・コントローラ自
体を用いて、モード情報等を記憶することも可能であ
る。

【００３６】本発明の実施例の１つによれば、本発明が
意図する特殊目的のスヌープ・サイクルは、図５に示す
フローチャートに表したやり方で行われるが、これにつ
いては、次に、図４と図５の両方に関連して解説するも
のとする。

【００３７】すなわち、メモリ・コントローラ４５９
は、まず、メモリ書き込みサイクルが開始したか否かを
判定し（図５のブロック５０１）、開始していれば、Ｒ
ＯＭアドレスがローカル・バス４３４に存在するか否か
を判定する（図５のブロック５０２）。これは、本発明
の実施のため、メモリ・コントローラ４５９によって実
現可能なスヌーピングの１つの形態である。図５のブロ
ック５０１及び５０２で行われる判定（その順序は重要
ではない）は、ローカル・バス４３４でメモリ・コント
ローラ４５９に加えられる（ローカル・バス・コンポー
ネント４３４Ａ及び４３４Ｃを介して）制御及びアドレ
ス信号に基づいて行うことができる。

【００３８】図５のブロック５０１、５０２、または、
５０３で行われる判定が「いいえ」の場合、メモリ・コ
ントローラ４５９が、本発明の前述の目的を支援する
際、キャッシュの保全性維持のために、これ以上判定を
行う必要がないのは、明かである。例えば、ＲＯＭ読み
取り操作が進行中であって、ブロック５０１で行われる
判定が「いいえ」になる可能性がある。注目すべきは、
ＲＯＭがＲＡＭに対してマッピングを施され、例えば、
ＲＡＭの１２８Ｋ（例えば、アドレス範囲が８９６Ｋ〜
１０２４ＫのＲＡＭ）を占める場合、アドレス・スペー
ス８９６Ｋ〜１０２４Ｋからの取り出しは、ＣＰＵのＲ
ＯＭ読み取り時にキャッシュを利用できるのが普通であ
る。すなわち、ＣＰＵのＲＯＭ読み取り時、目標データ
がまだキャッシュに納められていない場合、データは、
直接アドレス・スペース８９６Ｋ〜１０２４Ｋから取り
出されるが、納められている場合には、ＣＰＵは、その
キャッシュからデータを取り出す。

【００３９】当該技術の熟練者であればすぐ分かるよう
に、キャッシュ・データの保全性がＲＯＭ読み取り操作
によって悪影響を受ける可能性はないが、これは、ＣＰ
ＵのＲＯＭに対する書き込み操作にはあてはまらない。

【００４０】上述のように、ＣＰＵのＲＯＭに対する書
き込み操作が行われるはずがない。しかし、こうした操
作が実施された場合、メモリ・コントローラ４５９は、
ＣＰＵサイクルを（ＲＯＭが図４に示すマイクロ・チャ
ネル・バスを介してメモリ・コントローラに結合されて
いる場合）マイクロ・チャネル・バスに移すことにな
る。非マイクロ・チャネル・バス・アーキテクチャの場
合、ＣＰＵサイクルは、例えば、ローカル・バス等に移
される。本書に記載の解説の残りの部分においては、単
なる説明だけのために、コンピュータ・アーキテクチャ
には、マイクロ・チャネル・バスが含まれているものと
仮定する。

【００４１】メモリ・コントローラ４５９が、ＣＰＵサ
イクルをマイクロ・チャネル・バス４５２に移すのとほ
ぼ同時に（ＲＡＭに対するＲＯＭのマッピングを施し
て、ＲＯＭ書き込み操作を行う場合）、ＣＰＵ４３２
は、目標ＲＯＭデータが既にキャッシュに納められてい
る場合、関連するキャッシュに修正を施すことになる。
このＣＰＵ４３２に関連したキャッシュ内のデータに対
する修正は、それに記憶されたＲＯＭデータの破壊を生
じる可能性がある。

【００４２】この問題を解決するため、本発明は、ＲＯ
ＭがＲＡＭに対してマッピングを施されると、ＣＰＵの
ＲＯＭに対する書き込みを検出すると同時に、ＣＰＵ４
３２に対してキャッシュ項目無効信号を加えるメモリ・
コントローラ４５９を要求する。ＣＰＵ４３２は、こう
した信号に応答し、ＲＯＭ書き込み操作の実行中、該操
作の目標に対応するキャッシュ項目を無効にする。

【００４３】これがいかに行われるかを理解するため、
もう１度、図５に示されたフローチャートを参照するこ
とが望ましい。メモリ書き込みサイクルの開始と、ロー
カル・バスに存在するＲＯＭアドレスの両方に対する返
答が「はい」の場合、メモリ・コントローラ４５９は、
本発明の実施例に従ってチェックし、ＲＡＭに対してＲ
ＯＭのマッピングが施されるモードが、使用可能である
か否かを確かめることができる。上述のように、これを
行う方法の１つは、モード使用可能ビットの値をチェッ
クすることである。

【００４４】図５のブロック５０３に示す質問に対する
返答が、やはり「はい」（すなわち、ＲＡＭに対してＲ
ＯＭのマッピングが施されるモードが、使用可能であ
る）場合、メモリ・コントローラ４５９は、ローカル・
バス４３４を介して前述の無効信号をＣＰＵ４３２に送
り込むことができるだけである。これは、ＣＰＵサイク
ルがマイクロ・チャネル・バスに移されると同時に有効
に行われる。

【００４５】図４に示すコンピュータ・システムの場
合、メモリ・コントローラは、また、リンク４８０にシ
ステム・アドレス状況信号（ＳＡＤＳ）を送り込む。リ
ンク４８２におけるマイクロ・チャネル・バス４５２と
のＢＩＵインターフェイスを仮定すると、マイクロ・チ
ャネル・バス４５２は、メモリ・コントローラ４５９が
（ＢＩＵを介して）供給するアドレス及び制御信号に応
答し、ＲＯＭスペースに対して書き込みができないよう
にする。

【００４６】同時に、ＣＰＵ４３２は、ローカル・バス
を介した無効信号の受信に応答し、ローカル・バスに既
存のアドレス（ＣＰＵ自体によって送り出された）に対
応するキャッシュ項目を無効にする。これは、プロセッ
サが特定のキャッシュ項目を無効にするのに必要なの
が、無効アドレスと無効信号だけという、既知のキャッ
シュ無効信号プロトコルと同様の方法で実施することが
できる。

【００４７】こうしたプロトコルが、特定のローカル・
メモリ・コントローラの制御下において、キャッシュの
データを含む、主メモリに対する外部書き込み操作（例
えば、外部バス・マスタによって実施される書き込み）
を検出するため、ＩＢＭ ＰＳ／２モデル７０で用いら
れている。こうした書き込み操作が、ローカル・メモリ
・コントローラのスヌープ・サイクル時に検出される場
合、既知の応答は（既述のように）、メモリ・コントロ
ーラが無効信号及びキャッシュ・アドレス信号をローカ
ルＣＰＵに加え、ローカルＣＰＵによって適合するキャ
ッシュ項目を無効にできるようにすることである。

【００４８】図６は、こうした先行技術によるローカル
・メモリ・コントローラが、スヌープ・サイクルを実施
し、利用して、キャッシュ・データの保全性を維持する
場合に生じる一連の事象例を示すタイミング図である。

【００４９】すなわち、図６にライン１（”ＡＤＤ＿Ｂ
ＵＳ”と表示されている）には、サイクル２の開始直後
まで、ＣＰＵ４３２によってローカル・バスに送り込ま
れる、該ＣＰＵのアドレス「ＡＡＡＡＦＥＨ」（図４の
ローカル・バス４３４に出力される）が、示されてお
り、図６には、例示サイクル１〜７が示されている。

【００５０】”Ａ＿ＨＯＬＤ”で表示された図６のライ
ン２は、ＣＰＵ４３２を捕えて、ローカル・バスを解放
するために、図４のメモリ・コントローラ（例えば、Ｐ
Ｓ／２モデル７０に組み込まれるタイプのメモリ・コン
トローラ）によって出力される信号である。メモリ・コ
ントローラがこのタイプの信号を送り出すのは、例え
ば、先行技術によるスヌープ技法を用いて、キャッシュ
として用いることが可能なメモリ・スペース（前述の）
に対するバス・マスタの書き込みを検出する時であるこ
とが知られている。

【００５１】代替案として、先行技術によるメモリ・コ
ントローラは、マイクロ・チャネル・バスでもう１つの
マイクロプロセッサ（例えば、もう１つの８０４８６）
によって行われるキャッシュとして用いることが可能な
メモリ・スペースに対する書き込み、あるいは、ローカ
ル・バスで他のマイクロプロセッサによって行われるキ
ャッシュとして用いることが可能なメモリ・スペースに
対する書き込みでさえ認識するように設計することも可
能である。

【００５２】当該技術の熟練者にはすぐ分かるように、
キャッシュとして用いることが可能なメモリ・スペース
に対する書き込みを含む前述の状況のいずれにおいても
（ＲＡＭに対してＲＯＭのマッピングを施して、ＲＯＭ
スペースに書き込む場合を除く）、メモリ・コントロー
ラは、ローカル・バスを制御して（図６の第２ラインに
示すＡ＿ＨＯＬＤタイプの信号によって）、次に、無効
をトリガする無効信号と共に、関連するＣＰＵによって
無効にされるキャッシュ・メモリ項目のアドレスをロー
カル・バスを介して関連するＣＰＵに送るということが
知られている。

【００５３】この一連の事象は、図６に示すように、Ａ
＿ＨＯＬＤサイクルが、サイクル１において高くなり
（メモリ・コントローラがローカル・バスの支配を望ん
でいることを知らせる）、ＣＰＵが、サイクル２におい
てローカル・バスを解放し、メモリ・コントローラが、
ローカル・バスのアドレス部分に無効アドレスを送り出
し（図６の第１のラインで示す − サイクル３におい
て）、これに続く無効信号が、サイクル４において、メ
モリ・コントローラから加えられるというように進めら
れる。ＩＢＭ ＰＳ／２モデル７０において用いられる
無効信号プロトコルによって利用される無効信号は、外
部アドレス状況信号（ＥＡＤＳ）である。従って、図６
のライン３の信号は、ＥＡＤＳと表示される。

【００５４】ＣＰＵは、ローカル・バスを介して無効ア
ドレス及び無効信号を受信すると（両方ともメモリ・コ
ントローラによって加えられる）、次に、適合するキャ
ッシュ項目の無効化に取りかかることができる。

【００５５】比較のため、図７には、本発明の実施例の
１つによれば、ＲＡＭに対するＲＯＭのマッピングを施
して、ＲＯＭに対するＣＰＵの書き込み操作が実施され
ている間に、ローカル・メモリ・コントローラを用い
て、キャッシュ・データの保全性が維持される場合に生
じる一連の事象例を示す（８サイクルの期間にわたっ
て）タイミング図が表されている。

【００５６】すなわち、図７のライン１には、やはり、
ローカル・バスのアドレス部分（ＡＤＤ＿ＢＵＳ）が示
されている。ただし、この場合、サイクル１の開始後少
し経ってから、ＣＰＵのＲＯＭに対する書き込み操作が
実施され、典型的なＲＯＭアドレスＦＦＦＦＦＯＨがロ
ーカル・バスに生じる。図７のライン２、３、及び、４
には、ＲＯＭに対する書き込み操作の実施時に、ＣＰＵ
によって加えられる他の信号が示されている。

【００５７】すなわち、ライン２には、例示のため、低
い方がＩ／Ｏサイクルを表し、高い方がメモリ・サイク
ルを表すものと仮定された、「Ｍ／ＩＯ」信号が示され
ている。従って、図７を参照することによって明らかな
ように、ライン２の信号は、ＲＯＭに対する書き込み操
作の開始と同時に、高くなる。

【００５８】図７のライン３の信号は、アドレス状況信
号（「ＡＤＳ」）であり、低い場合には、一般に、メモ
リ・コントローラに対し、サイクル（メモリまたはＩ／
Ｏサイクル）が始まっていることを知らせるために用い
られる。この信号は、また、ＲＯＭに対する書き込み操
作の実施時に、ＣＰＵによって加えられることも明かで
ある。

【００５９】図７のライン４の信号（やはりＣＰＵによ
って加えられる）は、書き込み／読み取り信号（「Ｗ／
Ｒ」）であり、例示のため、書き込みサイクル時には、
高いと仮定する。図７を参照すると明らかなように、Ｗ
／Ｒ信号は、ＲＯＭに対するＣＰＵの書き込み操作時に
は高くなる。

【００６０】図７における次の２つのライン（ライン５
及び６）には、ＣＰＵのＲＯＭに対する書き込み操作を
検出すると、本発明の教示に従って、メモリ・コントロ
ーラによって加えられる信号が示されている。

【００６１】図７のライン５及び６の目的を明らかにす
る前に、留意すべきは、本発明が意図するスヌープ操作
は、（１）ＡＤＤ＿ＢＵＳ信号（図７のライン１に示
す）がＲＯＭスペース内にあるか否か（ＲＯＭがＲＡＭ
に対してマッピングを施されている場合）、（２）メモ
リ書き込みサイクルが進行中であるか否か（図７のライ
ン２及び４に示すＣＰＵ出力信号から判定できる）をチ
ェックして、確かめるメモリ・コントローラによって実
施することができるという点である。これらの判定は、
図５のブロック５０１及び５０２に示すものに対応す
る。

【００６２】図７のライン５及び６に関して、前述のＳ
ＡＤＳ信号（本発明の実施例の場合、ＣＰＵサイクルを
マイクロ・チャネル・バスに移すのに用いられる）は、
図示のように（ライン５において）、サイクル４におい
てメモリ・コントローラによって加えられ、一方、無効
信号（ＩＢＭ ＰＳ／２モデル７０における外部アドレ
ス状況信号「ＥＡＤＳ」）は、図示のように（ライン６
において）、やはり、サイクル４においてメモリ・コン
トローラによって加えられる。図４に関連して留意すべ
きは、ＳＡＤＳ信号がバス４８０に送り出され、一方、
ＥＡＤＳ信号は、ローカル・バス４３４に送り出される
ということである。

【００６３】また、留意すべきは、ＣＰＵが必要とする
無効アドレスが、既にローカル・バスのアドレス部分に
存在するということである（ＲＯＭに対する書き込み操
作の実施時に、ＣＰＵ自体がそれに送り出している）。
従って、図６に示す一連の事象とは対照的に、図７に示
す一連の事象が望む結果を達成するのに、メモリ・コン
トローラがＡ＿ＨＯＬＤ信号を発生する必要はない。

【００６４】最後に、図７のライン７には、書き込みサ
イクルが完了したことを表すため、メモリ・コントロー
ラから出力される「ＲＥＡＤＹ」信号が示されている。

【００６５】以上で詳述したのは、既述の目的の全てに
合致する方法、装置、及び、コンピュータ・システムで
ある。前述のように、当該技術の熟練者であれば、以上
の説明が、例示及び解説のためのものでしかないのは明
かである。包括的であろうとか、あるいは、本発明を開
示のままの形態に制御しようとするものではなく、上記
教示に照らして、多くの修正及び変更が可能であること
は明かである。

【００６６】

【発明の効果】本発明によって、ＲＡＭに対してＲＯＭ
のマッピングを施して、ＣＰＵのＲＯＭに対する書き込
み操作が実施される毎に、キャッシュ・メモリ内におけ
るデータの保全性を保証する方法及び装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明を具現化するパーソナル・コンピュータ
の透視図である。

【図２】図１のパーソナル・コンピュータのいくつかの
要素に関する分解図である。

【図３】本発明の有効利用が可能なコンピュータ・アー
キテクチャの１つのタイプについて詳細に表した、図１
及び図２に示すパーソナル・コンピュータ・システムの
ブロック図である。

【図４】本発明の原理の説明に役立つ、図３に示すよう
なコンピュータ・システムの特定部分に関する略ブロッ
ク図である。すなわち、図４には、ＣＰＵ、関連キャッ
シュ・メモリ、ＲＡＭ、及び、ＲＯＭ間における相互接
続が示されており、この場合、ローカル・メモリ・コン
トローラが、ＣＰＵと前述のメモリとの協働を管理する
ために利用されている。

【図５】本発明の教示に従って作成された、本発明が意
図するスヌープ・サイクルの実施時に、ローカル・メモ
リ・コントローラによって実施される判定機能を示すフ
ローチャートであり、この場合、メモリ・コントローラ
は、ＲＡＭに対するＲＯＭのマッピングを施して、ＣＰ
ＵのＲＯＭに対する書き込み操作が行われる毎に、ＣＰ
Ｕに対して無効信号を加える。

【図６】先行技術によるローカル・メモリ・コントロー
ラが、キャッシュ・データの保全性を維持するため、ス
ヌープ・データを実施し、利用すると生じる一連の事象
例を示すタイミング図である。

【図７】ＲＡＭに対してＲＯＭのマッピングを施して、
ＲＯＭに対するＣＰＵの書き込み操作が実施されている
間に、ローカル・メモリ・コントローラを用いて、キャ
ッシュ・データの保全性が維持される場合、本発明の実
施例の１つに従って生じる一連の事象例を示すタイミン
グ図である。

【符号の説明】

１０ コンピュータ・システム １１ モニタ １２ キー・ボード １４ プリンタまたはプロッタ １５ カバー １６ 装飾外部部材 １８ 内部シールド部材 １９ シャーシ ２０ プレーナ ２２ ベース ２４ フロント・パネル ２５ リヤ・パネル ２６ 上部ベイ ２８ 上部ベイ ２９ 下部ベイ ３０ 下部ベイ ３２ ＣＰＵ ３４ ＣＰＵローカル・バス ３６ メモリ制御装置 ３８ 揮発性ＲＡＭ ３９ 数理コ・プロセッサ ４８ ＤＭＡ装置 ４９ 中央アービタ ５０ ＤＭＡコントローラ ５１ バッファ ５２ マイクロ・チャネル・バス ５４ Ｉ／Ｏスロット ５６ ディスケット・アダプタ ５７ アービトレーション・バス ５９ メモリ・コントローラ ６０ マルチプレクサ ６１ データ・バッファ ６４ ＲＯＭ ６５ オプションのメモリ・モジュール ６６ オプションのメモリ・モジュール ６７ オプションのメモリ・モジュール ６９ プレーナＩ／Ｏバス ７０ ディスプレイ・アダプタ ７２ クロック ７４ 不揮発性ＲＡＭ ７６ ＲＳ２３２アダプタ ７８ 並列アダプタ ８０ タイマ ８４ 割込みコントローラ １２０ バス １２１ バス １２２ バス ４２０ バス ４２１ バス ４２２ バス ４３２ ＣＰＵ ４３４ ローカル・バス ４３８ ＲＡＭ ４５９ メモリ・コントローラ ４６４ ＲＯＭ ４８０ バス ４８１ バス・インターファイス装置 ４８２ バス ４８３ バス ４８４ バッファ ４８５ バス

Claims (18)

【特許請求の範囲】
1. 【請求項１】 中央演算処理装置（ＣＰＵ）、前記ＣＰ
   Ｕに関連したキャッシュ・メモリ、ランダム・アクセス
   ・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、
   前記ＣＰＵ、キャッシュ・メモリ、ＲＡＭ、及び、ＲＯ
   Ｍ間における協働に制御を加えるローカル・メモリ・コ
   ントローラ、及び、前記ローカル・メモリ・コントロー
   ラと前記ＣＰＵとの相互接続を行うためのローカル・バ
   スから成り、ＲＡＭに対してＲＯＭのマッピングが施さ
   れる操作モードを支援することが可能なコンピュータ・
   システムにおけるキャッシュの保全性を維持する方法に
   おいて、 （ａ） ＲＡＭに対して前記ＲＯＭのマッピングを施す
   モードが使用可能になる毎に、ＣＰＵのＲＯＭに対する
   書き込み操作を検出するローカル・メモリ・コントロー
   ラ・スヌープ・サイクルを実施するステップと、 （ｂ） ＲＡＭに対するＲＯＭのマッピングを施される
   と、ＣＰＵのＲＯＭに対する書き込み操作を検出する毎
   に、前記ＣＰＵに対してキャッシュ項目無効信号を加え
   るステップから成ることを特徴とする、 キャッシュの保全性維持方法。
2. 【請求項２】 前記キャッシュ項目無効信号は、前記ロ
   ーカル・バスを介して前記ＣＰＵに加えられることを特
   徴とする、請求項１に記載のキャッシュの保全性維持方
   法。
3. 【請求項３】 前記無効信号に応答し、前記ＣＰＵを利
   用して、前記ＣＰＵのＲＯＭ書き込み操作の目標アドレ
   スに配置されたデータ項目に対応する前記キャッシュ・
   メモリ内のキャッシュ項目を無効にするステップが、さ
   らに、含まれることを特徴とする、請求項１に記載のキ
   ャッシュの保全性維持方法。
4. 【請求項４】 （ａ） 前記ＣＰＵのＲＯＭに対する書
   き込み操作の目標アドレスを前記ローカル・バスに送り
   出すステップと、 （ｂ） 前記無効信号が前記ＣＰＵに加えられる毎に、
   前記ＣＰＵを利用して、前記ローカル・バスにおける目
   的アドレスに対応するキャッシュ項目を無効にするステ
   ップが、さらに含まれることを特徴とする、請求項１に
   記載のキャッシュの保全性維持方法。
5. 【請求項５】 ローカル・メモリ・コントローラのスヌ
   ープ・サイクルを実施する前記ステップに、 （ａ） メモリ書き込みサイクルが前記ＣＰＵによって
   開始されたか否かを判定するステップと、 （ｂ） ＲＯＭスペース・アドレスが前記ローカル・バ
   スに存在するか否かを判定するステップと、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
   前記システムの操作モードが、使用可能か否かを判定す
   るステップが、さらに含まれることを特徴とする、請求
   項１に記載のキャッシュの保全性維持方法。
6. 【請求項６】 中央演算処理装置（ＣＰＵ）、前記ＣＰ
   Ｕに関連したキャッシュ・メモリ、ランダム・アクセス
   ・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、
   メモリ・コントローラ及び前記ＣＰＵを相互接続するた
   めのローカル・バスから成り、ＲＡＭに対してＲＯＭの
   マッピングが施される操作モードを支援することが可能
   なコンピュータ・システムにおけるキャッシュの保全性
   を維持するため、メモリ・コントローラを操作する方法
   において、 （ａ） 前記ローカル・バスをモニタして、前記ＣＰＵ
   によって、メモリ書き込みサイクルが開始したか否かを
   判定するステップと、 （ｂ） ＲＯＭスペース・アドレスが前記ローカル・バ
   スに存在するか否かを判定するステップと、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
   前記システムの操作モードが、使用可能か否かを判定す
   るステップと、 （ｄ） メモリ書き込みサイクルが、ＲＯＭアドレス・
   スペース内にある前記ローカル・バスのアドレスから開
   始されており、同時に、ＲＡＭに対してＲＯＭのマッピ
   ングが施される前記システムの操作モードは使用可能で
   あると，前記メモリ・コントローラが判定する毎に、前
   記ＣＰＵに対してキャッシュ項目無効信号を加えるステ
   ップから構成される、 メモリ・コントローラの操作方法。
7. 【請求項７】 中央演算処理装置（ＣＰＵ）、前記ＣＰ
   Ｕに関連したキャッシュ・メモリ、ランダム・アクセス
   ・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、
   前記ＣＰＵ、キャッシュ・メモリ、ＲＡＭ、及び、ＲＯ
   Ｍ間における協働に制御を加えるローカル・メモリ・コ
   ントローラ、及び、前記ローカル・メモリ・コントロー
   ラと前記ＣＰＵとの相互接続を行うためのローカル・バ
   スから成り、ＲＡＭに対してＲＯＭのマッピングが施さ
   れる操作モードを支援することが可能なコンピュータ・
   システムにおけるキャッシュの保全性を維持する装置に
   おいて、 （ａ） 前記ローカル・バスを介して前記ＣＰＵに結合
   され、ＲＡＭに対してＲＯＭのマッピングを施す前記シ
   ステムの操作モードが使用可能になると、ＣＰＵのＲＯ
   Ｍに対する書き込み操作を検出する検出手段と、 （ｂ） 前記ローカル・バスを介して前記ＣＰＵに結合
   され、前記検出手段によるＣＰＵのＲＯＭに対する書き
   込み操作の検出に応答して、ＲＡＭに対するＲＯＭのマ
   ッピングが施されて、ＣＰＵのＲＯＭに対する書き込み
   操作が行われる毎に、前記ＣＰＵに対してキャッシュ項
   目無効信号を加える信号手段から構成される、 キャッシュの保全性維持装置。
8. 【請求項８】 前記ＣＰＵが、前記無効信号に応答し、
   前記ＣＰＵのＲＯＭに対する書き込み操作の目標アドレ
   スに配置されたデータ項目に対応する前記キャッシュ・
   メモリ内のキャッシュ項目を無効にする働きをすること
   を特徴とする、請求項７に記載のキャッシュ保全性維持
   装置。
9. 【請求項９】 前記ＣＰＵが、前記ＣＰＵのＲＯＭに対
   する書き込み操作の目標アドレスを前記ローカル・バス
   に送り出し、前記無効信号に応答して、前記ローカル・
   バスにおけるアドレスに対応するキャッシュ項目を無効
   にする働きをすることを特徴とする、請求項７に記載の
   キャッシュの保全性維持装置。
10. 【請求項１０】 前記検出手段に、さらに、 （ａ） メモリ書き込みサイクルが進行中か否かを判定
    する手段と、 （ｂ） ＲＯＭスペース・アドレスが前記ローカル・バ
    ス上に存在するか否かを判定する手段と、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
    前記システムの操作モードが、使用可能か否かを判定す
    る手段が含まれていることを特徴とする、請求項７に記
    載のキャッシュの保全性維持装置。
11. 【請求項１１】 中央演算処理装置（ＣＰＵ）、前記Ｃ
    ＰＵに関連したキャッシュ・メモリ、ランダム・アクセ
    ス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯ
    Ｍ）、メモリ・コントローラ及び前記ＣＰＵを相互接続
    するためのローカル・バスから成り、ＲＡＭに対してＲ
    ＯＭのマッピングが施される操作モードを支援すること
    が可能なコンピュータ・システムにおけるキャッシュ・
    データの保全性を維持するためのメモリ・コントローラ
    において、 （ａ） 前記ローカル・バスに結合されて、メモリ書き
    込みサイクルが前記ＣＰＵによって開始されているか否
    かを判定するメモリ書き込みサイクル検出手段と、 （ｂ） 前記ローカル・バスに結合されて、ＲＯＭスペ
    ース・アドレスが前記ローカル・アドレスに存在するか
    否かを判定するＲＯＭアドレス・スペース検出手段と、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
    前記システムの操作モードが使用可能か否かを判定する
    モード判定手段と、 （ｄ） メモリ書き込みサイクルが、ＲＯＭアドレス・
    スペース内にある前記ローカル・バスのアドレスから開
    始されており、同時に、ＲＡＭに対してＲＯＭのマッピ
    ングが施される前記システムの操作モードは使用可能で
    あると，前記メモリ・コントローラが判定する毎に、前
    記ＣＰＵに対してキャッシュ項目無効信号を加える手段
    から構成される、 メモリ・コントローラ。
12. 【請求項１２】 さらに、前記コンピュータ・システム
    の操作モードを示す少なくとも１つのモード使用可能ビ
    ットを記憶するための記憶手段が含まれていることを特
    徴とする、請求項１１に記載のメモリ・コントローラ。
13. 【請求項１３】 ＲＡＭに対してＲＯＭのマッピングが
    施されるモードを支援し、前記モードが使用可能になる
    と、ＣＰＵのＲＯＭに対する書き込み操作が実施される
    毎に、キャッシュの保全性を維持するキャッシュ・メモ
    リを備えたコンピュータ・システムにおいて、 （ａ） 中央演算処理装置（ＣＰＵ）と、 （ｂ） 前記ＣＰＵに関連したキャッシュ・メモリと、 （ｃ） ランダム・アクセス・メモリ（ＲＡＭ）と、 （ｄ） 読み取り専用メモリ（ＲＯＭ）と、 （ｅ） 前記ＣＰＵ、前記キャッシュ・メモリ、前記Ｒ
    ＡＭ、及び、前記ＲＯＭの間の協動を制御するローカル
    ・メモリ・コントローラと、 （ｆ） 前記ローカル・メモリ・コントローラと前記Ｃ
    ＰＵを相互接続するローカル・バスと、 （ｇ） 前記ローカル・バスを介して前記ＣＰＵに結合
    され、ＲＡＭに対してＲＯＭのマッピングが施される前
    記システムの操作モードが使用可能になると、ＣＰＵの
    ＲＯＭに対する書き込み操作を検出する検出手段と、 （ｈ） 前記ローカル・バスを介して前記ＣＰＵに結合
    され、前記検出手段によるＣＰＵのＲＯＭに対する書き
    込み操作に応答して、ＲＡＭに対するＲＯＭのマッピン
    グが施されて、ＲＯＭに対するＣＰＵの書き込み操作が
    行われる毎に、キャッシュ項目無効信号を前記ＣＰＵに
    加える信号手段から構成される、 コンピュータ・システム。
14. 【請求項１４】 前記ＣＰＵが、前記無効信号に応答
    し、ＣＰＵのＲＯＭに対する書き込み操作の目標アドレ
    スに配置されたデータ項目に対応する前記キャッシュ・
    メモリのキャッシュ項目を無効にする働きをすることを
    特徴とする、請求項１３に記載のコンピュータ・システ
    ム。
15. 【請求項１５】 前記ＣＰＵが、ＲＯＭに対する前記Ｃ
    ＰＵの書き込み操作の目標アドレスを前記ローカル・バ
    スに送り出し、前記無効信号に応答して、前記ローカル
    ・バスの目標アドレスに対応するキャッシュ項目を無効
    にする働きをすることを特徴とする、請求項１３に記載
    のコンピュータ・システム。
16. 【請求項１６】 前記検出手段に、さらに、 （ａ） メモリ書き込みサイクルが進行中か否かを判定
    する手段と、 （ｂ） ＲＯＭスペース・アドレスが前記ローカル・バ
    スに存在するか否かを判定する手段と、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
    前記システムの操作モードが使用可能か否かを判定する
    手段が含まれることを特徴とする、請求項１３に記載の
    コンピュータ・システム。
17. 【請求項１７】 中央演算処理装置（ＣＰＵ）、前記Ｃ
    ＰＵに関連したキャッシュ・メモリ、ランダム・アクセ
    ス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯ
    Ｍ）、及び、前記メモリ・コントローラ及び前記ＣＰＵ
    を相互接続するローカル・バスが含まれており、ＲＡＭ
    に対してＲＯＭのマッピングが施される操作モードを支
    援することが可能な、キャッシュ・データの整合性を維
    持するメモリ・コントローラを備えたコンピュータ・シ
    ステムにおいて、 （ａ） メモリ書き込みサイクルが前記ＣＰＵによって
    開始されているか否かを判定するメモリ書き込みサイク
    ル検出手段と、 （ｂ） ＲＯＭスペース・アドレスが前記ローカル・バ
    スに存在するか否かを判定するＲＯＭスペース・アドレ
    ス検出手段と、 （ｃ） ＲＡＭに対してＲＯＭのマッピングが施される
    前記システムの操作モードが使用可能か否かを判定する
    モード判定手段と、 （ｄ） ＲＡＭに対してＲＯＭのマッピングが施される
    前記システムの操作モードが使用可能になっている間
    に、メモリ書き込みサイクルが、前記ローカルバスのＲ
    ＯＭスペース・アドレスによって開始される毎に、キャ
    ッシュ項目無効信号を前記ＣＰＵに加える手段から構成
    される、 コンピュータ・システム。
18. 【請求項１８】 前記メモリ書き込みサイクル検出手
    段、前記ＲＯＭスペース・アドレス検出手段、前記モー
    ド判定手段、及び、キャッシュ項目無効信号を加える前
    記手段が、全て、前記メモリ・コントローラに組み込ま
    れていることを特徴とする、請求項１７に記載のコンピ
    ュータ・システム。