JPH01169647A - Ｎｍｉ処理方法 - Google Patents
Ｎｍｉ処理方法Info
- Publication number
- JPH01169647A JPH01169647A JP62327117A JP32711787A JPH01169647A JP H01169647 A JPH01169647 A JP H01169647A JP 62327117 A JP62327117 A JP 62327117A JP 32711787 A JP32711787 A JP 32711787A JP H01169647 A JPH01169647 A JP H01169647A
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- Japan
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- cache memory
- signal
- nmi
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係り、特に信頼性の高いＮＭＩ
処理を行うのに好適なキャッシュメモリ制御方式に関す
る。
処理を行うのに好適なキャッシュメモリ制御方式に関す
る。
従来、高速な情報処理装置として、キャッシュメモリを
用いる方式が知られている。これを第２図を用いて説明
する。第２図はキャッシュメモリを用いた一般的な情報
処理装置の概略を示すブロック図で、】は中央処理装置
（以下ＣＰＵと称する）、２はキャッシュメモリ制御部
で、キャッシュメモリ本体とその制御回路で構成する。
用いる方式が知られている。これを第２図を用いて説明
する。第２図はキャッシュメモリを用いた一般的な情報
処理装置の概略を示すブロック図で、】は中央処理装置
（以下ＣＰＵと称する）、２はキャッシュメモリ制御部
で、キャッシュメモリ本体とその制御回路で構成する。
３はパリティ制御部で、キャッシュメモリのパリティ情
報を記憶するパリティメモリとその制御回路で構成する
。４はメモリデータ要求信号で、Ｃ、Ｐ Ｕ ］が読み
込もうとするデータがキャッシュメモリ制御部２に存在
しないことを示す。５はＲＯＭ制御部で、ＲＯＭ本体と
その制御回路で構成する。６は主記憶制御部で、主記憶
本体とその制御回路で構成する。７はＢＣＣ制御部で、
主記憶に対する冗長データを記憶するメモリ本体とその
制御回路で構成し、主記憶のデータエラー検出及び訂正
といういわゆるＦ）ＣＣ制御を行う部分である。８はメ
モリ制御部で、メモリデータ要求信号４を受け、ＲＯＭ
制御部５への起動信号９又は主記憶制御部６への起動信
号１０を発生し、さらにＣＰＵＩへのレディー信号１１
を出力する。１２はデータバスである。１３はパリティ
制御部３でキャッシュメモリのパリティエラーを検出し
た事を示すパリティエラー信号、１４はＥＣＣ制御部７
で主記憶の訂正不可能なデータエラーを検出した事を示
すデータエラー信号である。１５は論理和回路、１６は
その出力で、ＣＰＵＩに対するマスク不可能な割込要求
信号（以下、ＮＭＩ信号と称する）である。１７はアド
レスバスである。
報を記憶するパリティメモリとその制御回路で構成する
。４はメモリデータ要求信号で、Ｃ、Ｐ Ｕ ］が読み
込もうとするデータがキャッシュメモリ制御部２に存在
しないことを示す。５はＲＯＭ制御部で、ＲＯＭ本体と
その制御回路で構成する。６は主記憶制御部で、主記憶
本体とその制御回路で構成する。７はＢＣＣ制御部で、
主記憶に対する冗長データを記憶するメモリ本体とその
制御回路で構成し、主記憶のデータエラー検出及び訂正
といういわゆるＦ）ＣＣ制御を行う部分である。８はメ
モリ制御部で、メモリデータ要求信号４を受け、ＲＯＭ
制御部５への起動信号９又は主記憶制御部６への起動信
号１０を発生し、さらにＣＰＵＩへのレディー信号１１
を出力する。１２はデータバスである。１３はパリティ
制御部３でキャッシュメモリのパリティエラーを検出し
た事を示すパリティエラー信号、１４はＥＣＣ制御部７
で主記憶の訂正不可能なデータエラーを検出した事を示
すデータエラー信号である。１５は論理和回路、１６は
その出力で、ＣＰＵＩに対するマスク不可能な割込要求
信号（以下、ＮＭＩ信号と称する）である。１７はアド
レスバスである。
以下この回路の動作を説明する。ＣＰＵＩがメモリを読
もうとする場合、まずキャッシュメモリ制御部２がＣＰ
ＵＩの出力するアドレスを取込み、そのアドレスのデー
タがキャッシュメモリ内に存在するか否かを判定する。
もうとする場合、まずキャッシュメモリ制御部２がＣＰ
ＵＩの出力するアドレスを取込み、そのアドレスのデー
タがキャッシュメモリ内に存在するか否かを判定する。
もし存在すれば（以下、存在する状態をヒツト状態と称
する。）このデータをデータバス１２に出力するととも
に、メモリ制御部８はメモリデータ要求信号４が来ない
ためキャッシュメモリにデータが存在したと判断し、Ｃ
ＰＵヘレディー信号１１を出力する。もしキャッシュメ
モリにデータが存在しない場合（以下、ミスヒツト状態
と称する。）キャッシュメモリ制御部２はメモリデータ
要求信号４を出力する。メモリ制御部８はメモリデータ
要求信号４及びアドレスバス１７の値に従い、ＲＯＭ起
動信号９又は主記憶起動信号１０を出力する。起動信号
を受けた各制御部は読み出したデータをデータバス１２
へ出力する。
する。）このデータをデータバス１２に出力するととも
に、メモリ制御部８はメモリデータ要求信号４が来ない
ためキャッシュメモリにデータが存在したと判断し、Ｃ
ＰＵヘレディー信号１１を出力する。もしキャッシュメ
モリにデータが存在しない場合（以下、ミスヒツト状態
と称する。）キャッシュメモリ制御部２はメモリデータ
要求信号４を出力する。メモリ制御部８はメモリデータ
要求信号４及びアドレスバス１７の値に従い、ＲＯＭ起
動信号９又は主記憶起動信号１０を出力する。起動信号
を受けた各制御部は読み出したデータをデータバス１２
へ出力する。
゛このデータはＣＰＵ１が読み込むと同時に、キャッシ
ュメモリ制御部２へも読み込まれ、キャッシュメモリに
記憶される。次にＣＰＵＩがこのアドレスを読み出そう
とする場合にはキャッシュメモリにデータが存在するこ
ととなり高速なアクセスが可能となる。ここでＲＯＭが
キャッシュメモリの対象になっているのは、一般にＲＯ
Ｍ内に基本人出カプログラムなど通常のプログラムから
利用される頻度の高いプログラムが入っている事が多い
ためである。
ュメモリ制御部２へも読み込まれ、キャッシュメモリに
記憶される。次にＣＰＵＩがこのアドレスを読み出そう
とする場合にはキャッシュメモリにデータが存在するこ
ととなり高速なアクセスが可能となる。ここでＲＯＭが
キャッシュメモリの対象になっているのは、一般にＲＯ
Ｍ内に基本人出カプログラムなど通常のプログラムから
利用される頻度の高いプログラムが入っている事が多い
ためである。
この様にキャッシュメモリを用いる方式は、主記憶やＲ
ＯＭのデータの写しを高速なメモリ上に持つ方式である
。
ＯＭのデータの写しを高速なメモリ上に持つ方式である
。
次にキャッシュメモリ制御部２について、第３図を用い
さらに詳しく説明する。第３図はキャラ・ ３ ・ シュメモリ制御部２の読み出し動作に関する動作を説明
するためのブロック図である。第２図と同一部分には同
一番号を付しである。第３図において２１はデータ自体
を記憶するキャッシュメモリ（以下、バッファストレー
ジと称する）、２２はバッファストレージ２１のデータ
がどのアドレスのデータであるか、そのアドレスを記憶
するキャッシュメモリ（以下、アドレスアレイと称する
）である。２３は比較器で、その入力は一方がアドレス
バス１７の上位部分へ、他方がアドレスアレイ２２の出
力に接続されている。この出力がメモリデータ要求信号
４となる。２４はバッファ回路でバッファストレージ２
１の出力をデータバス１２へ出力する。その制御はメモ
リデータ要求信号４により行う。以下、この動作を説明
する。ＣＰＵＩがメモリを読もうとする場合、その出力
したアドレスがアドレスバス１７を経由してアドレスア
レイ２２に入力される。但しアドレスアレイ２２に入力
されるのはアドレスの下位部分である。アドレスアレ栢
２２はこのアドレスに対応したデータを出力する。この
デー・ ４ ・ りは比較器２３に入力され、アドレスバス１７の上位部
分と比較される。これが一致した場合がヒツト状態で、
バッファストレージ２１に、Ｃ”ＰＵＩが読もうとする
アドレスのデータが存在すると判断し、バッファ回路２
４を開き、バッファストレージ２１の出力をデータバス
１２を経由してＣＰＵＩへ返す。
さらに詳しく説明する。第３図はキャラ・ ３ ・ シュメモリ制御部２の読み出し動作に関する動作を説明
するためのブロック図である。第２図と同一部分には同
一番号を付しである。第３図において２１はデータ自体
を記憶するキャッシュメモリ（以下、バッファストレー
ジと称する）、２２はバッファストレージ２１のデータ
がどのアドレスのデータであるか、そのアドレスを記憶
するキャッシュメモリ（以下、アドレスアレイと称する
）である。２３は比較器で、その入力は一方がアドレス
バス１７の上位部分へ、他方がアドレスアレイ２２の出
力に接続されている。この出力がメモリデータ要求信号
４となる。２４はバッファ回路でバッファストレージ２
１の出力をデータバス１２へ出力する。その制御はメモ
リデータ要求信号４により行う。以下、この動作を説明
する。ＣＰＵＩがメモリを読もうとする場合、その出力
したアドレスがアドレスバス１７を経由してアドレスア
レイ２２に入力される。但しアドレスアレイ２２に入力
されるのはアドレスの下位部分である。アドレスアレ栢
２２はこのアドレスに対応したデータを出力する。この
デー・ ４ ・ りは比較器２３に入力され、アドレスバス１７の上位部
分と比較される。これが一致した場合がヒツト状態で、
バッファストレージ２１に、Ｃ”ＰＵＩが読もうとする
アドレスのデータが存在すると判断し、バッファ回路２
４を開き、バッファストレージ２１の出力をデータバス
１２を経由してＣＰＵＩへ返す。
一致しない場合がミスヒツト状態でバッファストレージ
２１にデータが存在しないと判断し、バッファ回路２４
を開かず、比較器２３の出力をメモリデータ要求信号４
として出力する。
２１にデータが存在しないと判断し、バッファ回路２４
を開かず、比較器２３の出力をメモリデータ要求信号４
として出力する。
なお、このようなキャッシュメモリを用いた情報処理装
置の方式としては情報処理学会誌Ｖｏｌ ２４ 。
置の方式としては情報処理学会誌Ｖｏｌ ２４ 。
Ｎｌ ４ ’（Ａｐｒ、 １９８０ ） Ｐ３３２−３
４０ 「キャッシュ記憶」において論じられている。
４０ 「キャッシュ記憶」において論じられている。
また、第２図で述べたパリティエラー信号１３の発生す
る条件であるが、バッファストレージ２１のパリティエ
ラーの場合と、アドレスアレイ２２のパリティエラーの
場合が考えられる。
る条件であるが、バッファストレージ２１のパリティエ
ラーの場合と、アドレスアレイ２２のパリティエラーの
場合が考えられる。
またデータエラー信号１４は先に述べた様にＥＣＣ制御
部７で訂正不可能なデータエラーを検出した際に出力さ
れる。これらのエラー信号は論理和回路１５を通してＣ
ＰＵＩへのＮＭＩ信号１６となる。
部７で訂正不可能なデータエラーを検出した際に出力さ
れる。これらのエラー信号は論理和回路１５を通してＣ
ＰＵＩへのＮＭＩ信号１６となる。
上述の様にＮＭＩ信号１６が入力される場合は、情報処
理装置の処理を続行する上で重大な障害が発生した場合
である。この様な重大な障害に対する処理は高い信頼性
を持つハードウェア上で行われるべきである。しかし上
記従来技術はこの点について配慮されていない。つまり
、ＮＭＩの処理プログラムは通常のプログラム、データ
と何ら区別されることなくキャッシュメモリ上に写され
、キャッシュメモリ上で実行される形態を取る。例えば
ＲＯＭ内に存在するＮＭＩ処理ルーチンがキャッシュメ
モリに写され、キャッシュメモリ上で動作するという事
は、ＣＰＵＩがＲＯＭを直接読む場合に比較しキャッシ
ュメモリの信頼性に問題がある分だけその信頼性が低下
する事を意味する。
理装置の処理を続行する上で重大な障害が発生した場合
である。この様な重大な障害に対する処理は高い信頼性
を持つハードウェア上で行われるべきである。しかし上
記従来技術はこの点について配慮されていない。つまり
、ＮＭＩの処理プログラムは通常のプログラム、データ
と何ら区別されることなくキャッシュメモリ上に写され
、キャッシュメモリ上で実行される形態を取る。例えば
ＲＯＭ内に存在するＮＭＩ処理ルーチンがキャッシュメ
モリに写され、キャッシュメモリ上で動作するという事
は、ＣＰＵＩがＲＯＭを直接読む場合に比較しキャッシ
ュメモリの信頼性に問題がある分だけその信頼性が低下
する事を意味する。
この信頼性の低下は、キャッシュメモリでパリティエラ
ーが発生した場合のＮＭＩ処理において顕著となる。つ
まりＮＭＩの発生原因となったハードウェア上でその処
理プログラムが走る結果となるのである。
ーが発生した場合のＮＭＩ処理において顕著となる。つ
まりＮＭＩの発生原因となったハードウェア上でその処
理プログラムが走る結果となるのである。
本発明の目的は、上記従来技術の欠点を排し、信頼性の
高いＮＭＩ処理を行う事にある。
高いＮＭＩ処理を行う事にある。
上記目的は、ＮＭＩ処理中はキャッシュメモリの使用を
禁止する手段を設けることにより達成される。
禁止する手段を設けることにより達成される。
すなわち、ＮＭＩ信号が発生したならば、これ以降に開
始されるメモリアクセス時、メモリ制御部８へのメモリ
データ要求信号４を常に要求する側の論理に固定する手
段を設ける。これによりキャッシュメモリは使用されず
、常にＲＯＭ又は主記憶がアクセスされることになり、
キャッシュメモリを使用することによる信頼性の低下を
招かない。
始されるメモリアクセス時、メモリ制御部８へのメモリ
データ要求信号４を常に要求する側の論理に固定する手
段を設ける。これによりキャッシュメモリは使用されず
、常にＲＯＭ又は主記憶がアクセスされることになり、
キャッシュメモリを使用することによる信頼性の低下を
招かない。
以下、本発明の一実施例を第１図により説明する。第１
図は本発明の一実施例を示すブロック図で、第２図及び
第３図と同一部分には同一番号を付しである。第１図に
おいて３１は本発明に係るＮＭＩ処理中にキャッシュメ
モリの使用を禁止する手段（以下、キャッシュメモリ禁
止回路と称する。）であり、本実施例では、同期化回路
３２と論理和回路３３で構成している。
図は本発明の一実施例を示すブロック図で、第２図及び
第３図と同一部分には同一番号を付しである。第１図に
おいて３１は本発明に係るＮＭＩ処理中にキャッシュメ
モリの使用を禁止する手段（以下、キャッシュメモリ禁
止回路と称する。）であり、本実施例では、同期化回路
３２と論理和回路３３で構成している。
以下、この動作を説明する。パリティエラーなどにより
発生したＮＭＩ信号１６は、ＣＰＵＩへ入力されるとと
もに、キャッシュメモリ禁止回路３１へ入力される。キ
ャッシュメモリ禁止回ＦＷ３３１内では同期化回路３２
によりＣＰＵのメモリアクセス開始に同期した後、論理
和回路３３に入力される。この同期化回路３２の出力に
より論理和回路３３の出力つまりメモリデータ要求信号
４は、常に要求する側の論理に固定される。このため、
ＮＭＩ信号１６が発生した以降のメモリアクセスにおい
ては、仮に比較器２３の出力がヒツト状態になったとし
ても、メモリデータ要求信号４が要求する側の論理に固
定されるため、バッファ回路２４は開かず、キャッシュ
メモリは使用されないこととなる。この時、第２図に示
すメモリ制御部８によりＲＯＭ又は主記憶が読み出され
るため、ＣＰＵＩはキャッシュメモリ上にあるデータの
写しではなく、ＲＯＭ又は主記憶のデータを直接読み込
むことが可能となる。
発生したＮＭＩ信号１６は、ＣＰＵＩへ入力されるとと
もに、キャッシュメモリ禁止回路３１へ入力される。キ
ャッシュメモリ禁止回ＦＷ３３１内では同期化回路３２
によりＣＰＵのメモリアクセス開始に同期した後、論理
和回路３３に入力される。この同期化回路３２の出力に
より論理和回路３３の出力つまりメモリデータ要求信号
４は、常に要求する側の論理に固定される。このため、
ＮＭＩ信号１６が発生した以降のメモリアクセスにおい
ては、仮に比較器２３の出力がヒツト状態になったとし
ても、メモリデータ要求信号４が要求する側の論理に固
定されるため、バッファ回路２４は開かず、キャッシュ
メモリは使用されないこととなる。この時、第２図に示
すメモリ制御部８によりＲＯＭ又は主記憶が読み出され
るため、ＣＰＵＩはキャッシュメモリ上にあるデータの
写しではなく、ＲＯＭ又は主記憶のデータを直接読み込
むことが可能となる。
なお、本実施例は、キャッシュメモリ使用を禁止する手
段としてメモリデータ要求信号４を常に要求する側の論
理に固定する方式、つまりあたかもミスヒツト状態が連
続しているように動作させる方式であるが、必ずしもこ
の方式には限らない。
段としてメモリデータ要求信号４を常に要求する側の論
理に固定する方式、つまりあたかもミスヒツト状態が連
続しているように動作させる方式であるが、必ずしもこ
の方式には限らない。
つまり、ＮＭＩ信号が出ている間はキャッシュメモリ制
御部を介さず、直ｉ ＲＯＭ又は主記憶に起動をかける
構成も可能である。
御部を介さず、直ｉ ＲＯＭ又は主記憶に起動をかける
構成も可能である。
つまりＮＭＩ信号１６を第１図のメモリ制御部８へも入
力し、ＮＭＩ信号１６が入力されている間はメモリデー
タ要求信号４の値にかかわらずＲＯＭ又は主記憶の起動
信号９，１０を発生する方式である。この方式の場合は
メモリデータ要求信号４が確定するのを待つ必要がない
ため前記実施例よりも高速なＮＭＩ処理が可能となる。
力し、ＮＭＩ信号１６が入力されている間はメモリデー
タ要求信号４の値にかかわらずＲＯＭ又は主記憶の起動
信号９，１０を発生する方式である。この方式の場合は
メモリデータ要求信号４が確定するのを待つ必要がない
ため前記実施例よりも高速なＮＭＩ処理が可能となる。
いづれの方式にしろ、要はＮＭＩ処理中はキャッシュメ
モリからデータがＣＰＵへ返らない様にすればよいので
ある。
モリからデータがＣＰＵへ返らない様にすればよいので
ある。
本発明によればＮＭＩ処理がキャッシュメモリを使わな
い状態で行えるため、キャッシュメモリを用いる場合に
比較し、より高い信頼性を得る事が可能である。
い状態で行えるため、キャッシュメモリを用いる場合に
比較し、より高い信頼性を得る事が可能である。
第１図は本発明の一実施例の構成を示すブロック図、第
２図及び第３図は従来の構成を示すブロック図である。 １・・・ＣＰＵ ２・・・キャッシュメモリ制御部 ４・・・メモリデータ要求信号 ５・・・ＲＯＭ制御部 ６・・・主記憶制御部８・
・・メモリ制御部 １６・・・ＮＭＩ信号２３・・
・比較器 ３１・・・キャッシュメモリ禁止回路 ３２・・・同期化回路 ３３・・・論理和回路代
理人 弁理士 小 川 勝 勇 、１１゜
２図及び第３図は従来の構成を示すブロック図である。 １・・・ＣＰＵ ２・・・キャッシュメモリ制御部 ４・・・メモリデータ要求信号 ５・・・ＲＯＭ制御部 ６・・・主記憶制御部８・
・・メモリ制御部 １６・・・ＮＭＩ信号２３・・
・比較器 ３１・・・キャッシュメモリ禁止回路 ３２・・・同期化回路 ３３・・・論理和回路代
理人 弁理士 小 川 勝 勇 、１１゜
Claims (1)
- １、少なくとも、キャッシュメモリとマスク不可能な割
込入力を持つ中央処理装置、及び前記マスク不可能な割
込入力に接続された割込要求発生手段から成る情報処理
装置において、前記中央処理装置が前記マスク不可能な
割込入力に対する処理を開始して以降、前記キャッシュ
メモリの動作及び、又は読出しを禁止する手段を設けた
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327117A JPH083803B2 (ja) | 1987-12-25 | 1987-12-25 | Ｎｍｉ処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62327117A JPH083803B2 (ja) | 1987-12-25 | 1987-12-25 | Ｎｍｉ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01169647A true JPH01169647A (ja) | 1989-07-04 |
| JPH083803B2 JPH083803B2 (ja) | 1996-01-17 |
Family
ID=18195489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327117A Expired - Lifetime JPH083803B2 (ja) | 1987-12-25 | 1987-12-25 | Ｎｍｉ処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083803B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581128A (ja) * | 1990-10-26 | 1993-04-02 | Internatl Business Mach Corp <Ibm> | キヤツシユの保全性維持方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577070A (en) * | 1978-12-01 | 1980-06-10 | Toshiba Corp | Cash memory control system |
-
1987
- 1987-12-25 JP JP62327117A patent/JPH083803B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5577070A (en) * | 1978-12-01 | 1980-06-10 | Toshiba Corp | Cash memory control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0581128A (ja) * | 1990-10-26 | 1993-04-02 | Internatl Business Mach Corp <Ibm> | キヤツシユの保全性維持方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH083803B2 (ja) | 1996-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080117 Year of fee payment: 12 |
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| EXPY | Cancellation because of completion of term |