JPH0581168A - 直接メモリアクセス回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、直接メモリアクセス回路に関し、
シングルトランスファ方式で高速にデータ転送を行うこ
とを目的とする。 【構成】 複数の処理手段１０１とメモリ１０２とを接
続するバス１０３を介して、直接メモリアクセス転送を
行う直接メモリアクセス回路において、メモリ１０２に
対するアクセスに必要な最低限の時間に対応する周期を
有するクロック信号を生成するクロック生成手段１１１
と、クロック信号に同期して、複数の処理手段１０１か
らのアクセス要求の中のいずれかを有効とし、該当する
処理手段１０１に通知して、そのアクセス要求にクロッ
ク信号の１周期の間のバス１０３の使用権を与える調停
手段１１２と、クロック信号に同期して、メモリ１０２
に対するアクセスの各手順に対応する同期信号を生成
し、メモリ１０２に送出する同期信号生成手段１１３と
を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナなど
の入出力装置とメモリとの間のデータ転送を制御する直
接メモリアクセス回路（以下、ＤＭＡ回路と略称する）
に関する。

【０００２】近年、半導体メモリの大容量化および低価
格化が進んだことから、入出力装置とインタフェース回
路との間に大容量のバッファメモリを備えることが可能
となった。これに応じて、ＳＣＳＩ(Small Computer Sy
stem Interface) のような標準インタフェースを用い
て、イメージスキャナなどの高速同期転送が必要な入出
力装置とホストコンピュータとを接続することが望まれ
ており、入出力装置およびインタフェース回路とバッフ
ァメモリとの間のＤＭＡ転送を高速に処理可能なＤＭＡ
回路が必要とされている。

【０００３】

【従来の技術】一般に、ＤＭＡ転送の方式としては、シ
ングルトランスファ方式とディマンドトランスファ方式
とバーストトランスファ方式との３つの方式がある。

【０００４】シングルトランスファ方式は、バス幅分
（例えば１バイト）のデータを転送するごとにバスを解
放するので、複数の入出力装置が交互にデータ転送を行
うことが可能である。一方、１バイトの転送ごとにバス
の使用権の調停処理が必要となるので、転送速度は比較
的遅い。

【０００５】これに対して、ディマンドトランスファ方
式は、一旦バスの使用権を獲得した後は、自身よりも優
先順位の高いＤＭＡ要求がない限り、バスの使用権を保
持して複数バイトを連続して転送するので、データ転送
を高速に行うことができる。しかし、優先順位の高いチ
ャネルがバスを占有してしまう可能性がある。

【０００６】同様に、バーストトランスファ方式は、必
要バイト数分の転送が終了するまでバスの使用権を保持
するので、３つの方式の中で最も高速にデータ転送を行
うことができる。しかし、ディマンドトランスファと同
様に、１つのチャネルがバスを占有してしまう。

【０００７】このため、１つのチャネルがバスを占有す
ることを許さない用途においては、シングルトランスフ
ァ方式のＤＭＡ転送を採用し、転送速度を犠牲にするし
かなかった。

【０００８】例えば、イメージスキャナにおいて、画像
読取部で読み取った膨大な量の画像データをバッファメ
モリに蓄積してから、改めて読み出してインタフェース
回路を介して送出しようとすると、読出処理および送出
処理に要する時間のために、実質的に原稿の読取速度が
低下してしまう。このため、読み取った画像データをバ
ッファメモリに書き込む処理と並行して、このバッファ
メモリから画像データを読み出してインタフェース回路
を介して転送する処理を行う必要がある。

【０００９】つまり、イメージスキャナにおいては、バ
ッファメモリへの書き込みあるいは読み出しのためにバ
スを占有することが許されないので、画像読取部および
インタフェース回路とバッファメモリとの間で、シング
ルトランスファ方式のＤＭＡ転送を行う必要がある。し
かしながら、従来のシングルトランスファ方式のＤＭＡ
転送では、転送速度が遅いために、イメージスキャナの
読取速度に追従することができなかった。

【００１０】

【発明が解決しようとする課題】ところで、従来の汎用
のＤＭＡ回路が実現するシングルトランスファ方式のＤ
ＭＡ転送は、バスマスタとなるプロセッサによる処理の
合間を縫って、入出力装置によるメモリへのアクセスを
処理することを前提として、プロセッサが有効に動作で
きるように手順が決められている。すなわち、図５に示
すように、各手順のタイミングをプロセッサのクロック
信号CLK(図５(a) 参照）の１周期分ずつずらすことによ
り、メモリのアクセスに必要な時間とクロック信号CLK
の周期との差を調整していた。

【００１１】また、通常は、プロセッサがバスマスタと
なってバスの使用権を保持していることを前提としてい
るので、入出力装置からのＤＭＡ要求DRQ(図５(b) 参
照）に応じて、ＤＭＡ回路とバスマスタとの間でホール
ド要求HLDRQ およびホールド応答HLDAK(図５(c),(d) 参
照）の授受を行って、バスの使用権を解放してもらう手
順が含まれている。このようにして、バスの使用権が解
放された後に、アドレスイネーブルAEN(図５(e) 参照）
により、ＤＭＡ回路によるアドレスA₀〜A₁₅(図５(f) 参
照）が有効とされ、ＤＭＡ確認DMACK(図５(g) 参照）が
入出力装置側に通知されて、初めて実際のメモリのアク
セスが開始される。

【００１２】このため、図５(h),(i) に示すように、読
出信号READ，書込信号WRITE に応じて、実際のメモリの
アクセスが行われる時間は２〜３クロック分であるにも
かかわらず、バスの使用権の調停処理に要する時間のた
めに、ＤＭＡ要求の受付とメモリへのアクセス開始との
タイミングにずれが生じ、１バイトのデータを転送する
ために１０クロック分の時間を要していた。

【００１３】一方、イメージスキャナにおいては、画像
読取部とインタフェース回路とのいずれか一方がバスマ
スタとなっている必要はないから、従来のシングルトラ
ンスファ方式のようなバス使用権の調停処理は冗長な処
理である。

【００１４】本発明は、シングルトランスファ方式のＤ
ＭＡ転送を高速に処理可能なＤＭＡ回路を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、複数の処理手段１０１とメ
モリ１０２とを接続するバス１０３を介して、直接メモ
リアクセス転送を行う直接メモリアクセス回路におい
て、メモリ１０２に対するアクセスに必要な最低限の時
間に対応する周期を有するクロック信号を生成するクロ
ック生成手段１１１と、クロック信号に同期して、複数
の処理手段１０１からのアクセス要求の中のいずれかを
有効とし、該当する処理手段１０１に通知して、そのア
クセス要求にクロック信号の１周期の間のバス１０３の
使用権を与える調停手段１１２と、クロック信号に同期
して、メモリ１０２に対するアクセスの各手順に対応す
る同期信号を生成し、メモリ１０２に送出する同期信号
生成手段１１３とを備えたことを特徴とする。

【００１６】

【作用】本発明は、クロック生成手段１１１で得られた
クロック信号に同期して、調停手段１１２がアクセス要
求の調停を行い、同期信号生成手段１１３が生成した同
期信号に応じて、有効とされたアクセス要求によるメモ
リ１０２に対するアクセスの各手順を実行するものであ
る。

【００１７】ここで、上述したクロック信号の１周期
は、メモリ１０２に対するアクセスに要する最小限の時
間に対応している。従って、このクロック信号の１周期
の開始に同期してアクセス処理を開始すれば、この周期
の終了とともに、上述したアクセス要求に応じたＤＭＡ
転送処理を完了することができる。また、調停手段１１
２は、クロック信号の１周期間に限って、有効としたア
クセス要求にバス１０３の使用権を与えるので、このア
クセス要求に対応するＤＭＡ転送処理の完了とともに、
バス１０３の使用権が確実に空け渡される。従って、１
回のＤＭＡ転送ごとにバス１０３の使用権の調停処理を
省略して、アクセス要求の受付とアクセスの開始とのず
れを除去し、クロック信号の１周期ごとに１回のＤＭＡ
転送を実行して、ＤＭＡ転送処理を高速化することがで
きる。

【００１８】

【実施例】以下、図面に基づいて本発明の実施例につい
て詳細に説明する。図２は、本発明のＤＭＡ回路を適用
したイメージスキャナの実施例構成を示す。

【００１９】図２において、イメージスキャナは、画像
読取部２１０とインタフェース回路２２０とバッファメ
モリ２３１とＤＭＡ回路２４０とを１バイトのバス幅を
有するバス１０３を介して相互に接続した構成となって
いる。このバッファメモリ２３１は、図１に示したメモ
リ１０２に相当するものであり、例えば、ダイナミック
ＲＡＭを用いて形成すればよい。

【００２０】画像読取部２１０は、ＣＣＤセンサ（ＣＣ
Ｄ）２１１によって原稿を読み取り、アナログ−デジタ
ル変換器（Ａ／Ｄ）２１２が、原稿上の各画素に対応す
るＣＣＤセンサ２１１のアナログ出力を１バイトのデジ
タルデータに変換する構成となっている。また、この画
像読取部２１０は、アナログ−デジタル変換器２１２に
よって、１バイトの変換結果を得るたびに、ＤＭＡ回路
２４０に対してＤＭＡ要求DREQ1 を送出し、このＤＭＡ
回路２４０からの応答に応じて１バイトのデータをバス
１０３に出力する構成となっている。

【００２１】また、インタフェース回路２２０は、画像
読取部２１０で得られた画像データを外部バス２０１に
送出するために、標準インタフェースの規格に従って動
作する構成となっている。このインタフェース回路２２
０は、バッファメモリ２３１に格納されたデータを外部
に送出する際に、ＤＭＡ回路２４０に対してＤＭＡ要求
DREQ2 を送出し、ＤＭＡ回路２４０からの応答に応じ
て、バス１０３に出力されたデータを読み込んで、外部
バス２０１に出力する構成となっている。

【００２２】また、図２において、リフレッシュ制御部
２３２は、ＤＭＡ回路２４０に対して定期的にＤＭＡ要
求DREQ3 を送出して、バッファメモリ２３１の各アドレ
スからのデータの読み出しを要求し、このバッファメモ
リ２３１を形成するダイナミックＲＡＭの記憶保持動作
を制御する構成となっている。

【００２３】すなわち、上述した画像読取部２１０とイ
ンタフェース回路２２０とリフレッシュ制御部２３２と
は、それぞれ図１に示した処理手段１０１の機能を果た
すものである。

【００２４】以下、ＤＭＡ回路２４０の詳細構成および
動作について説明する。図３に、本発明のＤＭＡ回路の
実施例の詳細構成図を示す。ここで、ダイナミックＲＡ
Ｍに対するアクセスに要する時間は、プリチャージ時間
を加えても１９０ns程度であるから、このバッファメモ
リ２３１に対して、２００nsごとに１回のアクセスを行
うことが可能である。

【００２５】例えば、図３に示すように、発振回路２４
１と分周回路２４２とを備えてクロック生成手段１１１
を形成し、発振回路２４１が周波数２０ＭHzの基準クロ
ック信号CLK0を生成し、分周回路２４２が、この基準ク
ロックCLK0を４分周して周波数５ＭHz（周期２００ns）
のアクセスクロック信号CLKAを生成する構成とすればよ
い。

【００２６】このようにして、メモリ１０２に対するア
クセスに必要な最少限の時間を周期とするアクセスクロ
ック信号CLKAを生成し、このアクセスクロック信号CLKA
を調停手段１１２に送出すればよい。

【００２７】この調停手段１１２は、３つのＤ型フリッ
プフロップ（以下、単にフリップフロップと称する）２
４３ａ，２４３ｂ，２４３ｃと、優先順位判定回路２４
４と、ラッチ回路２４５と、３つのナンドゲート２４６
ａ，２４６ｂ，２４６ｃと、オアゲート２４７とから構
成されている。

【００２８】３つのフリップフロップ２４３ａ，２４３
ｂ，２４３ｃそれぞれのクロック端子には、上述したＤ
ＭＡ要求DREQ1, DREQ2, DREQ3 がそれぞれ入力されてお
り、これらのＤＭＡ要求DREQ1, DREQ2, DREQ3 の立ち上
がりに応じて論理“１”をそれぞれ出力する構成となっ
ている。また、これらのフリップフロップ２４３ａ，２
４３ｂ，２４３ｃの出力は、優先順位判定回路２４４に
それぞれ入力されており、画像読取部２１０，インタフ
ェース回路２２０，リフレッシュ制御部２５１それぞれ
からのＤＭＡ要求を優先順位判定回路２４４に通知する
構成となっている。

【００２９】この優先順位判定回路２４４には、３つの
ＤＭＡ要求DREQ1, DREQ2, DREQ3 の優先順位が予め設定
されており、通知されたＤＭＡ要求の中で最も優先順位
の高いＤＭＡ要求を検出する構成となっている。また、
優先順位判定回路２４４は、ＤＭＡ要求DREQ1, DREQ2,D
REQ3 にそれぞれが有効とされたか否かを示す判定結果
をラッチ回路２４５に送出する構成となっている。

【００３０】また、上述したフリップフロップ２４３
ａ，２４３ｂ，２４３ｃの出力は、オアゲート２４７を
介して、このラッチ回路２４５に入力されており、ラッ
チ回路２４５は、上述したアクセスクロック信号CLKAの
立ち上がりに応じて、優先順位判定回路２４４による判
定結果とこれらのＤＭＡ要求DREQ1, DREQ2, DREQ3 の論
理和とを保持する構成となっている。

【００３１】すなわち、この調停手段１１２は、アクセ
スクロック信号CLKAの立ち上がりに応じて、ＤＭＡ要求
DREQ1, DREQ2, DREQ3 の調停を行い、この調停結果をア
クセスクロック信号CLKAの１周期の間だけ、ラッチ回路
２４５に保持する構成となっている。

【００３２】また、上述したＤＭＡ要求DREQ1, DREQ2,
DREQ3 に対する調停結果は、それぞれ対応するナンドゲ
ート２４６ａ，２４６ｂ，２４６ｃの入力端子の一方に
入力されており、後述するアドレスストローブASの入力
に応じて、それぞれ対応するＤＭＡ要求DREQ1, DREQ2,
DREQ3 に対するＤＭＡ応答として、画像読取部２１０，
インタフェース回路２２０，リフレッシュ制御部２５１
にそれぞれ返される構成となっている。

【００３３】これにより、ラッチ回路２４５が調停結果
を保持している間だけ、有効とされたＤＭＡ要求の発信
元にＤＭＡ応答が返されて、ＤＭＡ要求が有効である旨
が示される。このことは、該当するＤＭＡ要求にバス１
０３の使用権を与えたことに相当している。

【００３４】また、これらのＤＭＡ応答は、それぞれ対
応するフリップフロップ２４３ａ，２４３ｂ，２４３ｃ
のクリア端子に入力されており、ＤＭＡ回路２４０が受
け付けたＤＭＡ要求をクリアする構成となっている。

【００３５】また、図３において、上述したラッチ回路
２４５に保持された調停結果は、ゲート回路２５１に入
力されており、このゲート回路２５１は、この調停結果
に応じて、ＤＭＡ要求DREQ1, DREQ2, DREQ3 にそれぞれ
対応するアドレスカウンタ２５２ａ，２５２ｂ，２５２
ｃのいずれかの出力を選択して、バス１０３に出力する
構成となっている。

【００３６】これらのアドレスカウンタ２５２ａ，２５
２ｂ，２５２ｃそれぞれは、予めアドレスの初期値が設
定されており、ゲート回路２５１は、入力される調停結
果によって有効とされたＤＭＡ要求に対応するアドレス
カウンタ２５２の出力を選択する構成となっている。

【００３７】また、ラッチ回路２４５に保持されたＤＭ
Ａ要求DREQ1, DREQ2, DREQ3 の論理和は、少なくとも１
つのＤＭＡ要求があるか否かを示すＤＭＡ検出信号とし
て、同期信号生成手段１１３に入力されており、この同
期信号生成手段１１３は、このＤＭＡ検出信号に応じて
動作する構成となっている。

【００３８】図３において、同期信号生成手段１１３
は、直列接続された３つのＤ型フリップフロップ（以
下、単にフリップフロップと称する）２６１ａ，２６１
ｂ，２６１ｃに、ナンドゲート２６２を介してＤＭＡ検
出信号を入力し、これらのフリップフロップ２６１ａ，
２６１ｂ，２６１ｃとナンドゲート２６３，２６４とを
用いて、アドレスストローブ信号ASと行アドレスストロ
ーブ信号RAS と列アドレスストローブ信号CAS とを生成
する構成となっている。これらのフリップフロップ２６
１ａ，２６１ｂ，２６１ｃのクロック端子には、上述し
た基準クロック信号CLK0が入力されており、この基準ク
ロック信号CLK0に同期して動作する構成となっている。

【００３９】第１段のフリップフロップ２６１ａの出力
と反転出力とは、それぞれアドレスストローブASと負論
理のアドレスストローブASI として送出されている。ま
た、このアドレスストローブASと第２段のフリップフロ
ップ２６１ｂの出力とが、ナンドゲート２６３に反転入
力されており、このナンドゲート２６３の出力として、
負論理の行アドレスストローブRAS を得る構成となって
いる。また、３つのフリップフロップ２６１ａ，２６１
ｂ，２６１ｃそれぞれの反転出力が、ナンドゲート２６
４に入力されており、このナンドゲート２６４の出力と
して、負論理の列アドレスストローブCAS を得る構成と
なっている。

【００４０】上述した行アドレスストローブRAS は、別
のＤ型フリップフロップ２６５に入力されており、この
Ｄ型フリップフロップ２６５が、インバータ２６６を介
して入力される基準クロック信号CLK0に同期して動作す
ることにより、行アドレスと列アドレスとの切り換えタ
イミングを示す切換信号R/C を生成する構成となってい
る。また、列アドレスストローブCAS は、反転された後
に、バッファ２６７を介して上述したナンドゲート２６
２に反転入力されており、列アドレスが有効となってか
ら基準クロック信号CLK0の１周期分の時間が経過した後
に、全てのアドレスストローブ信号を無効状態とする構
成となっている。

【００４１】すなわち、同期信号生成手段１１３は、Ｄ
ＭＡ検出信号が論理“１”となっている間は、基準クロ
ック信号CLK0の立ち上がりごとに、アクセスの手順に対
応する同期信号として、アドレスストローブAS，行アド
レスストローブRAS ，列アドレスストローブCAS を生成
する構成となっている。

【００４２】図４に、本発明のＤＭＡ回路の動作を表す
タイミング図を示す。図４(a),(b) は、上述したクロッ
ク生成手段１１１で生成された基準クロック信号CLK0と
アクセスクロック信号CLKAをそれぞれ示し、図４(c),
(d),(e) は、ＤＭＡ要求DREQ1, DREQ2, DREQ3 を示して
いる。

【００４３】例えば、図４に矢印Ａで示した時点におい
ては、ＤＭＡ要求DREQ1 のみが出力されているので、ア
クセスクロック信号CLKAの立ち上がりに同期して、ＤＭ
Ａ要求DREQ1 がラッチ回路２４５に保持される。これに
応じて、アドレス制御部２５０のゲート回路２５１ａが
開放され、アドレスカウンタ２５２ａで算出されたアド
レスが、バス１０３に出力される。

【００４４】また、このとき、ラッチ回路２４５は、オ
アゲート２４７の出力も保持するので、図４(f) に示す
ように、ＤＭＡ検出信号が論理“１”となり、これに応
じて、同期信号生成手段１１３により、同期信号の生成
動作が開始される。

【００４５】まず、ＤＭＡ検出信号の立ち上がりから基
準クロック信号CLK0の１周期だけ遅れてアドレスストロ
ーブASI(図４(g) 参照）が生成され、このアドレススト
ローブASI に同期したＤＭＡ応答に応じて、画像読取部
２１０のアナログ−デジタル変換器２１２で得られた１
バイトのデータが、バス１０３に出力される。

【００４６】続いて、同期信号生成手段１１３により、
行アドレスストローブRAS ，列アドレスストローブCAS
が生成され（図４(h),(i) 参照）、この行アドレススト
ローブRAS および列アドレスストローブCAS に同期し
て、バス１０３に出力されたアドレスが、行アドレスと
列アドレスとに分けてバッファメモリ２３１に設定さ
れ、バス１０３に出力されたデータの書き込みが行われ
る。

【００４７】ここで、アクセスクロック信号CLKAの１周
期は、基準クロック信号CLK0の４周期分に相当している
から、上述した同期信号の生成動作の１サイクルは、ア
クセスクロック信号CLKAの１周期、すなわち、ダイナミ
ックＲＡＭへのアクセス時間で終了する。また、ＤＭＡ
検出信号の立ち上がりは、アクセスクロック信号CLKAの
立ち上がりに同期しており、また、アクセスクロック信
号CLKAと基準クロック信号CLK0とは同期しているから、
上述した同期信号に応じて、アクセスの各手順を実行す
ることにより、アクセスクロック信号CLKAの立ち上がり
から１周期内に、バッファメモリ２３１に対するアクセ
スをプリチャージも含めて完了することができる。

【００４８】また、アクセスクロック信号CLKAの次の立
ち上がりに同期して、ラッチ回路２４５は、新しい調停
結果を保持するので、前の調停結果によって該当するＤ
ＭＡ要求に与えられたバス１０３の使用権は、アクセス
クロック信号CLKAのその周期の終了とともに必然的に解
放され、新しい調停結果で示されたＤＭＡ要求に渡され
る。

【００４９】これにより、バス１０３の調停処理を省略
することができるので、次のアクセスクロック信号CLKA
の立ち上がりに同期して、別のＤＭＡ要求を受け付け
て、ＤＭＡ転送処理を開始することが可能となり、ＤＭ
Ａ要求の受付とメモリ１０２に対するアクセスの開始と
のタイミングのずれを除去することができる。

【００５０】例えば、図４に示すように、次のアクセス
クロック信号CLKAの立ち上がりでは、ＤＭＡ要求DREQ2
およびＤＭＡ要求DREQ3 が検出され、優先順位判定回路
２４４に設定された優先順位に応じて、例えば、ＤＭＡ
要求DREQ2 が有効なＤＭＡ要求としてラッチ回路２４５
に保持される。これに応じて、ＤＭＡ要求DREQ2 に対応
するＤＭＡ転送処理が開始され、ＤＭＡ要求DREQ2 に対
応するアドレスカウンタ２５２ｂからのアドレスに応じ
て、バッファメモリ２３１から該当するデータが読み出
され、バス１０３を介してインタフェース回路２２０に
転送される。同様にして、アクセスクロック信号CLKAの
次の１周期において、ＤＭＡ要求DREQ3に応じたＤＭＡ
転送処理が行われる。

【００５１】上述したように、ダイナミックＲＡＭへの
アクセス時間に基づいて、アクセスクロック信号CLKAの
周期を決定し、このアクセスクロック信号CLKAの立ち上
がりごとにＤＭＡ要求を調停し、バッファメモリ２３１
に対するアクセス処理を開始することにより、アクセス
クロック信号CLKAの１周期ごとに、ＤＭＡ要求DREQ1,DR
EQ2, DREQ3 に対応する各チャネルのＤＭＡ転送を行う
ことが可能となる。

【００５２】これにより、図２に示したイメージスキャ
ナにおいて、ＤＭＡ回路２４０は、画像読取部２１０，
インタフェース回路２２０，リフレッシュ制御部２３２
からのＤＭＡ要求を２００nsごとに処理できるので、従
来のＤＭＡ回路によるシングルトランスファ方式のＤＭ
Ａ転送に比べて５倍程度の高速化が可能であり、イメー
ジスキャナの読取速度に充分対応することができる。

【００５３】また、上述したＤＭＡ回路２４０は、アク
セスクロック信号CLKAの立ち上がりに同期してＤＭＡ要
求の調停を行うので、画像読取部２１０，インタフェー
ス回路２２０，リフレッシュ制御部２３２の各部は、ア
クセスクロック信号CLKAあるいは基準クロック信号CLK0
とは非同期に、ＤＭＡ要求DREQ1, DREQ2, DREQ3 を送出
することができる。また、上述した調停結果と同時に、
各チャネルのデータをラッチしておけば、アクセス処理
に要する時間を引き延ばすことはない。

【００５４】上述したように、本発明のＤＭＡ回路によ
るＤＭＡ転送処理に要する時間は、メモリ１０２として
使用するメモリ素子に対するアクセスに要する時間によ
って制限されている。従って、ダイナミックＲＡＭに代
えて、より高速なアクセスが可能なスタティックＲＡＭ
を用いてバッファメモリ２３１を形成した場合は、ＤＭ
Ａ回路２４０によって、より高速のＤＭＡ転送を実現す
ることができる。

【００５５】また、本発明のＤＭＡ回路による１回のＤ
ＭＡ転送処理に要する時間は、常に一定であることか
ら、転送速度を正確に評価することが可能であり、ま
た、ＲＩＳＣ(Reduce Instruction Set Computer) プロ
セッサやＤＳＰ( Didital SignalProccessor) のよう
に、各命令を１クロックで実行するプロセッサにも適用
することができる。

【００５６】

【発明の効果】以上説明したように本発明は、メモリの
アクセスに要する時間に応じて、同期信号となるクロッ
ク信号の周期を設定し、クロック信号の各周期ごとに、
１つのＤＭＡ要求に対応するＤＭＡ転送処理を完了して
バスを空け渡すことにより、メモリのアクセス開始とＤ
ＭＡ要求の受付などとのタイミングのずれやバスの使用
権の調停処理に要していた冗長な時間を削減し、シング
ルトランスファ方式のＤＭＡ転送を高速に処理すること
ができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明のＤＭＡ回路を適用したイメージスキャ
ナの実施例構成図である。

【図３】本発明のＤＭＡ回路の詳細実施例構成図であ
る。

【図４】本発明のＤＭＡ回路の動作を表すタイミング図
である。

【図５】従来のシングルトランスファ方式の動作を表す
タイミング図である。

【符号の説明】

１０１ 処理手段 １０２ メモリ １０３ バス １１１ クロック生成手段 １１２ 調停手段 １１３ 同期信号生成手段 ２０１ 外部バス ２１０ 画像読取部 ２１１ ＣＣＤセンサ（ＣＣＤ） ２１２ アナログ−デジタル変換器（Ａ／Ｄ） ２２０ インタフェース回路 ２３１ バッファメモリ ２３２ リフレッシュ制御部 ２４０ ＤＭＡ回路 ２４１ 発振回路 ２４２ 分周回路 ２４３，２６１，２６５ Ｄ型フリップフロップ ２４４ 優先順位判定回路 ２４５ ラッチ回路 ２４６，２６２，２６３，２６４ ナンドゲート ２４７ オアゲート ２５１ ゲート回路 ２５２ アドレスカウンタ ２６６ インバータ ２６７ バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の処理手段（１０１）とメモリ（１
   ０２）とを接続するバス（１０３）を介して、直接メモ
   リアクセス転送を行う直接メモリアクセス回路におい
   て、 前記メモリ（１０２）に対するアクセスに必要な最低限
   の時間に対応する周期を有するクロック信号を生成する
   クロック生成手段（１１１）と、 前記クロック信号に同期して、前記複数の処理手段（１
   ０１）からのアクセス要求の中のいずれかを有効とし、
   該当する処理手段（１０１）に通知して、そのアクセス
   要求に前記クロック信号の１周期の間の前記バス（１０
   ３）の使用権を与える調停手段（１１２）と、 前記クロック信号に同期して、前記メモリ（１０２）に
   対するアクセスの各手順に対応する同期信号を生成し、
   前記メモリ（１０２）に送出する同期信号生成手段（１
   １３）とを備えたことを特徴とする直接メモリアクセス
   回路。