JPH11312116A - シンクロナス・ダイナミックランダムアクセスメモリ用同期装置 - Google Patents
シンクロナス・ダイナミックランダムアクセスメモリ用同期装置Info
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- JPH11312116A JPH11312116A JP10365482A JP36548298A JPH11312116A JP H11312116 A JPH11312116 A JP H11312116A JP 10365482 A JP10365482 A JP 10365482A JP 36548298 A JP36548298 A JP 36548298A JP H11312116 A JPH11312116 A JP H11312116A
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- G06F13/1668—Details of memory controller
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Abstract
(57)【要約】
【課題】 本発明はシンクロナス・ダイナミックランダ
ムアクセスメモリ用同期装置に関し、コントローラ回路
とＳＤＲＡＭメモリとの間における高い信頼性でのデー
タ交換を可能とすることを目的とする。 【解決手段】 装置は、アドレスバス及びデータバスに
よりメモリ（７）に接続される。装置は、メモリ（７）
のクロック入力へ送られるべきクロック信号（clki＿b
）をクロック出力に送出し、メモリに送られるべきア
ドレス及びデータをバッファするのに用いられるクロッ
ク信号（clki）は、信号反転がなされた点を除いて、ク
ロック出力に送出されるクロック（clki＿b ）と同一で
ある。クロック信号（clki＿b ）はバッファ（ｒ１）に
よって、メモリからデータを受信し、ダイナミックメモ
リによりデータバスに送られたデータをバッファするの
に用いられる。
ムアクセスメモリ用同期装置に関し、コントローラ回路
とＳＤＲＡＭメモリとの間における高い信頼性でのデー
タ交換を可能とすることを目的とする。 【解決手段】 装置は、アドレスバス及びデータバスに
よりメモリ（７）に接続される。装置は、メモリ（７）
のクロック入力へ送られるべきクロック信号（clki＿b
）をクロック出力に送出し、メモリに送られるべきア
ドレス及びデータをバッファするのに用いられるクロッ
ク信号（clki）は、信号反転がなされた点を除いて、ク
ロック出力に送出されるクロック（clki＿b ）と同一で
ある。クロック信号（clki＿b ）はバッファ（ｒ１）に
よって、メモリからデータを受信し、ダイナミックメモ
リによりデータバスに送られたデータをバッファするの
に用いられる。
Description
【０００１】
【発明の属する技術分野】本発明は、シンクロナス・ダ
イナミックランダムアクセスメモリ（ＳＤＲＡＭ）を用
いる処理回路に係り、特に、ＳＤＲＡＭ用同期装置に関
する。
イナミックランダムアクセスメモリ（ＳＤＲＡＭ）を用
いる処理回路に係り、特に、ＳＤＲＡＭ用同期装置に関
する。
【０００２】
【従来の技術】ＳＤＲＡＭメモリは、マイクロプロセッ
サ型処理回路の増加し続ける処理速度に適合するよう進
歩してきた。標準的なＤＲＡＭメモリの転送周波数が数
十ＭＨｚに制限されるのに対して、ＳＤＲＡＭメモリの
アーキテクチャは１００ＭＨｚ以上の動作周波数を実現
している。
サ型処理回路の増加し続ける処理速度に適合するよう進
歩してきた。標準的なＤＲＡＭメモリの転送周波数が数
十ＭＨｚに制限されるのに対して、ＳＤＲＡＭメモリの
アーキテクチャは１００ＭＨｚ以上の動作周波数を実現
している。
【０００３】ＳＤＲＡＭメモリは、全ての信号が同じク
ロックエッジでサンプルされる同期インターフェース回
路を用いている。これらの信号は、例えば、アドレス及
びデータ信号、"cs"、"ras" 、"cas" 、"we"、"dqm" 等
の制御・指令信号である。このような制御・指令信号の
定義及び機能はＳＤＲＡＭメモリに関する製造者の文書
には必ず説明されているので、ここでは簡単にしか述べ
ない。リード動作 ＳＤＲＡＭのリード動作に関するタイムチャートを図１
に示す。このリード動作は、「ｃａｓ待ち時間」及び
「バースト長」と呼ばれる２つのプログラム可能なパラ
メータに依存している。
ロックエッジでサンプルされる同期インターフェース回
路を用いている。これらの信号は、例えば、アドレス及
びデータ信号、"cs"、"ras" 、"cas" 、"we"、"dqm" 等
の制御・指令信号である。このような制御・指令信号の
定義及び機能はＳＤＲＡＭメモリに関する製造者の文書
には必ず説明されているので、ここでは簡単にしか述べ
ない。リード動作 ＳＤＲＡＭのリード動作に関するタイムチャートを図１
に示す。このリード動作は、「ｃａｓ待ち時間」及び
「バースト長」と呼ばれる２つのプログラム可能なパラ
メータに依存している。
【０００４】図１に示す例では、リードモードでの待ち
時間に相当する「ｃａｓ待ち時間」指令は３に等しい。
これは、リード指令を受けてから３サイクル後にデータ
dqがリードされることを意味する。「バースト長」指令
は４に等しい。これは、受信された同じアドレス情報か
ら連続する４つのデータが抽出されることを意味する。
点線１は、ｒａｓ信号（行アドレスストローブ）による
アドレス（ad）の「行」アドレスとしての励起に対応
し、点線２は、リード指令のｃａｓ信号（列アドレスス
トローブ）によるアドレス（ad）の列アドレスとしての
励起に対応する。待ち時間は「列」アドレス（ad）の付
与からデータ出力までの時間に相当する。点線３はｃａ
ｓ信号の３サイクル後の、有効データdqのリードに対応
する。ライト動作 ＳＤＲＡＭのライト動作に関するタイムチャートを図２
に示す。このライト動作は、同じアドレス情報から書き
込まれる連続データ数を表す「バースト長」信号に依存
する。点線４は、行アドレッシング（ｒａｓ）に対応す
る。点線５は、ライト指令（ｗｅ）の励起による列アド
レッシング（ｃａｓ）に対応する。
時間に相当する「ｃａｓ待ち時間」指令は３に等しい。
これは、リード指令を受けてから３サイクル後にデータ
dqがリードされることを意味する。「バースト長」指令
は４に等しい。これは、受信された同じアドレス情報か
ら連続する４つのデータが抽出されることを意味する。
点線１は、ｒａｓ信号（行アドレスストローブ）による
アドレス（ad）の「行」アドレスとしての励起に対応
し、点線２は、リード指令のｃａｓ信号（列アドレスス
トローブ）によるアドレス（ad）の列アドレスとしての
励起に対応する。待ち時間は「列」アドレス（ad）の付
与からデータ出力までの時間に相当する。点線３はｃａ
ｓ信号の３サイクル後の、有効データdqのリードに対応
する。ライト動作 ＳＤＲＡＭのライト動作に関するタイムチャートを図２
に示す。このライト動作は、同じアドレス情報から書き
込まれる連続データ数を表す「バースト長」信号に依存
する。点線４は、行アドレッシング（ｒａｓ）に対応す
る。点線５は、ライト指令（ｗｅ）の励起による列アド
レッシング（ｃａｓ）に対応する。
【０００５】再び図１のリード動作を参照するに、時間
Ｔacは、待ち時間により規定される最後のサイクルに対
応するクロック立ち上がりエッジの後のデータ・アクセ
ス時間である。また、Ｔohは、次のクロック立ち上がり
エッジの後のデータ保持時間である（従って、待ち時間
に対応する）。動作周波数が高い場合、図１において、
点線３が通過するハッチングが付されていない「有効デ
ータ」信号部分により表される如く、リードされたデー
タdqが有効である期間は短い。例えば、クロック周波数
が１００ＭＨｚ、時間Ｔac及びＴohがそれぞれ８．５ｎ
ｓ及び３ｎｓである場合、リードされたデータが有効に
保持され、従って、採取され得る時間は １０ｎｓ−８．５ｎｓ＋３ｎｓ＝４．５ｎｓ である。
Ｔacは、待ち時間により規定される最後のサイクルに対
応するクロック立ち上がりエッジの後のデータ・アクセ
ス時間である。また、Ｔohは、次のクロック立ち上がり
エッジの後のデータ保持時間である（従って、待ち時間
に対応する）。動作周波数が高い場合、図１において、
点線３が通過するハッチングが付されていない「有効デ
ータ」信号部分により表される如く、リードされたデー
タdqが有効である期間は短い。例えば、クロック周波数
が１００ＭＨｚ、時間Ｔac及びＴohがそれぞれ８．５ｎ
ｓ及び３ｎｓである場合、リードされたデータが有効に
保持され、従って、採取され得る時間は １０ｎｓ−８．５ｎｓ＋３ｎｓ＝４．５ｎｓ である。
【０００６】この時間内にデータを採取するには、ＳＤ
ＲＡＭメモリを管理する回路（以下、コントローラと称
す）のクロックとＳＤＲＡＭ自身のクロックとが同期し
ていることが必要である。そうでなければ、これらのデ
ータを高い信頼性で処理することができない。
ＲＡＭメモリを管理する回路（以下、コントローラと称
す）のクロックとＳＤＲＡＭ自身のクロックとが同期し
ていることが必要である。そうでなければ、これらのデ
ータを高い信頼性で処理することができない。
【０００７】
【発明が解決しようとする課題】以下に説明するよう
に、コントローラが集積回路又は集積回路の一部である
場合、この回路によりＳＤＲＡＭメモリに送られるアド
レス及びデータ信号は、回路のクロック入力に入力され
る外部クロック信号から得られた内部クロックにより同
期されるのであるが、たとえ回路のクロック入力及びＳ
ＤＲＡＭのクロック入力に送られる信号が同じであって
も、一般には、ＳＤＲＡＭメモリが直接受ける外部クロ
ック信号とは同期されない。
に、コントローラが集積回路又は集積回路の一部である
場合、この回路によりＳＤＲＡＭメモリに送られるアド
レス及びデータ信号は、回路のクロック入力に入力され
る外部クロック信号から得られた内部クロックにより同
期されるのであるが、たとえ回路のクロック入力及びＳ
ＤＲＡＭのクロック入力に送られる信号が同じであって
も、一般には、ＳＤＲＡＭメモリが直接受ける外部クロ
ック信号とは同期されない。
【０００８】図３は、アドレス、及びデータ信号を交換
するリンク８によりＳＤＲＡＭメモリ７に接続された従
来技術に係るＳＤＲＡＭメモリコントローラ６を表す。
同じクロックＨがメモリコントローラ回路６の入力、及
びＳＤＲＡＭメモリ７の入力に送られる。コントローラ
はこのクロックをクロック入力で受信し、受信したクロ
ックを、このクロックとの同期を必要とする種々の回路
へ分配する。これを行うため、図３に示す如く、受けら
れるクロック信号は、ＳＤＲＡＭメモリとリンク上で信
号を交換する回路へ送られる前に、数回「バッファ」さ
れてツリー分配される必要がある。各バッファ回路にお
いて数ナノ秒の遅延が生じ、全体で５〜１０ナノ秒の遅
延になると、コントローラとメモリとの間の直接リンク
８の信頼性が低下する可能性がある。これは、クロック
Ｈとこのリンク上で交換される信号との同期が崩れるた
めである。
するリンク８によりＳＤＲＡＭメモリ７に接続された従
来技術に係るＳＤＲＡＭメモリコントローラ６を表す。
同じクロックＨがメモリコントローラ回路６の入力、及
びＳＤＲＡＭメモリ７の入力に送られる。コントローラ
はこのクロックをクロック入力で受信し、受信したクロ
ックを、このクロックとの同期を必要とする種々の回路
へ分配する。これを行うため、図３に示す如く、受けら
れるクロック信号は、ＳＤＲＡＭメモリとリンク上で信
号を交換する回路へ送られる前に、数回「バッファ」さ
れてツリー分配される必要がある。各バッファ回路にお
いて数ナノ秒の遅延が生じ、全体で５〜１０ナノ秒の遅
延になると、コントローラとメモリとの間の直接リンク
８の信頼性が低下する可能性がある。これは、クロック
Ｈとこのリンク上で交換される信号との同期が崩れるた
めである。
【０００９】もちろん、コントローラはＰＬＬ（位相ロ
ックループ）回路を用いてもよい。しかし、かかる回路
はＡＳＩＣ製造の複雑さ及びコストを増大させる。遅延
線を用いてもよいが、かかるタイプの構成部品は、キャ
リブレーションが完全に行われなければならず、微調整
が高価であるという特有の問題を有する。本発明の目的
は、上記の問題を解決することである。
ックループ）回路を用いてもよい。しかし、かかる回路
はＡＳＩＣ製造の複雑さ及びコストを増大させる。遅延
線を用いてもよいが、かかるタイプの構成部品は、キャ
リブレーションが完全に行われなければならず、微調整
が高価であるという特有の問題を有する。本発明の目的
は、上記の問題を解決することである。
【００１０】
【課題を解決するための手段】上記の目的のため、本発
明は、アドレスバス（ＡＤ）及びデータバス（ＤＯ）に
よりクロック入力を有する少なくとも１つのメモリに接
続され、前記データバスにより前記メモリに送られるべ
きデータ（Ｄi ＿w ）を受ける第１のバッファ（ｒ５）
と、前記アドレスバスにより前記メモリに送られるべき
データ（ＡＤi）を受ける第２のバッファ（ｒ４）と、
前記メモリから出力され、前記データバスに送られたデ
ータを受ける第３のバッファ（ｒ１）とを備えるシンク
ロナス・ダイナミックランダムアクセスメモリ用同期装
置であって、前記メモリのクロック入力に送られるべき
クロック信号（clki＿b ）をクロック出力に送出し、ア
ドレス及びデータをバッファするのに用いられる第２の
クロック信号（clki）は、信号反転がなされた点を除い
て、前記クロック出力から送出される前記クロック信号
（clki＿b ）と同一であり、前記クロック信号（clki＿
b ）は、前記第３のバッファ（ｒ１）によって、前記ダ
イナミックメモリによりデータバスに送られたデータを
バッファするために用いられることを特徴とする装置に
係る。
明は、アドレスバス（ＡＤ）及びデータバス（ＤＯ）に
よりクロック入力を有する少なくとも１つのメモリに接
続され、前記データバスにより前記メモリに送られるべ
きデータ（Ｄi ＿w ）を受ける第１のバッファ（ｒ５）
と、前記アドレスバスにより前記メモリに送られるべき
データ（ＡＤi）を受ける第２のバッファ（ｒ４）と、
前記メモリから出力され、前記データバスに送られたデ
ータを受ける第３のバッファ（ｒ１）とを備えるシンク
ロナス・ダイナミックランダムアクセスメモリ用同期装
置であって、前記メモリのクロック入力に送られるべき
クロック信号（clki＿b ）をクロック出力に送出し、ア
ドレス及びデータをバッファするのに用いられる第２の
クロック信号（clki）は、信号反転がなされた点を除い
て、前記クロック出力から送出される前記クロック信号
（clki＿b ）と同一であり、前記クロック信号（clki＿
b ）は、前記第３のバッファ（ｒ１）によって、前記ダ
イナミックメモリによりデータバスに送られたデータを
バッファするために用いられることを特徴とする装置に
係る。
【００１１】本発明の特徴及び利点は添付の図面を参照
して一例として与えられる以下の記載からより明らかと
なろう。
して一例として与えられる以下の記載からより明らかと
なろう。
【００１２】
【発明の実施の形態】図４は、コントローラの同期イン
ターフェースの回路図を示す。この同期インターフェー
スは、コントローラとＳＤＲＡＭメモリとの間のインタ
ーフェースを構成している。コントローラに属する回路
は点線の左側に示され、ＳＤＲＡＭメモリはこの点線の
右側に示されている。
ターフェースの回路図を示す。この同期インターフェー
スは、コントローラとＳＤＲＡＭメモリとの間のインタ
ーフェースを構成している。コントローラに属する回路
は点線の左側に示され、ＳＤＲＡＭメモリはこの点線の
右側に示されている。
【００１３】図４に示すコントローラとＳＤＲＡＭメモ
リとの間の主なリンクは、アドレスバス、データバス、
及びクロックリンクである。ｃｓ、ｒａｓ等の制御バス
も存在するが、これらの管理はアドレス及びデータの管
理と同様であり、簡潔のため図示しない。コントローラ
は、アドレス信号（ＡＤ）をアドレスバスからＳＤＲＡ
Ｍメモリに送る。データ信号（ＤＯ）はコントローラと
ＳＤＲＡＭメモリとの間で双方向データバスを介して交
換される。最後に、コントローラのクロック出力で使用
可能なクロック信号は、クロックリンクによりＳＤＲＡ
Ｍメモリのクロック入力へ送られる。このように、図３
で述べた回路の場合とは異なり、クロック信号はＳＤＲ
ＡＭコントローラ回路から直接生ずる。ＳＤＲＡＭメモリへのデータ転送 アドレス信号ＡＤは出力レジスタｒ４から出力される。
このレジスタから出力された信号は、コントローラの出
力で使用可能となる前に、出力インターフェース回路ｐ
１（より一般的には「パッド」として知られる）を通過
する。レジスタｒ４は、必要なサンプリング又はインタ
ーフェース処理の後、その入力に内部アドレス信号ＡＤ
i を受ける。内部アドレス信号ＡＤｉは、コントローラ
の入力で受信されたアドレスからの信号と同じ信号であ
る。同様に、バッファメモリに送られるべきデータ信号
ＤＯは、出力レジスタｒ５に由来する。このレジスタか
ら出力される信号は、コントローラの出力で利用可能と
なる前に、３状態出力インターフェース回路すなわちパ
ッドｐ２を通過する。レジスタｒ５はその入力に、メモ
リへライトされるべき内部データ信号Ｄi ＿w 、すなわ
ち、必要なサンプリング又はインターフェース処理の
後、コントローラの入力で受信されたデータを受ける。
リとの間の主なリンクは、アドレスバス、データバス、
及びクロックリンクである。ｃｓ、ｒａｓ等の制御バス
も存在するが、これらの管理はアドレス及びデータの管
理と同様であり、簡潔のため図示しない。コントローラ
は、アドレス信号（ＡＤ）をアドレスバスからＳＤＲＡ
Ｍメモリに送る。データ信号（ＤＯ）はコントローラと
ＳＤＲＡＭメモリとの間で双方向データバスを介して交
換される。最後に、コントローラのクロック出力で使用
可能なクロック信号は、クロックリンクによりＳＤＲＡ
Ｍメモリのクロック入力へ送られる。このように、図３
で述べた回路の場合とは異なり、クロック信号はＳＤＲ
ＡＭコントローラ回路から直接生ずる。ＳＤＲＡＭメモリへのデータ転送 アドレス信号ＡＤは出力レジスタｒ４から出力される。
このレジスタから出力された信号は、コントローラの出
力で使用可能となる前に、出力インターフェース回路ｐ
１（より一般的には「パッド」として知られる）を通過
する。レジスタｒ４は、必要なサンプリング又はインタ
ーフェース処理の後、その入力に内部アドレス信号ＡＤ
i を受ける。内部アドレス信号ＡＤｉは、コントローラ
の入力で受信されたアドレスからの信号と同じ信号であ
る。同様に、バッファメモリに送られるべきデータ信号
ＤＯは、出力レジスタｒ５に由来する。このレジスタか
ら出力される信号は、コントローラの出力で利用可能と
なる前に、３状態出力インターフェース回路すなわちパ
ッドｐ２を通過する。レジスタｒ５はその入力に、メモ
リへライトされるべき内部データ信号Ｄi ＿w 、すなわ
ち、必要なサンプリング又はインターフェース処理の
後、コントローラの入力で受信されたデータを受ける。
【００１４】クロック出力において使用可能なクロック
信号は、出力インターフェース回路すなわちパッドｐ３
から出力される。この回路は、その入力に、コントロー
ラの入力で受信されたクロック信号が反転された後の信
号に相当する内部クロック信号clki＿b を受ける。clki
と称される信号は、クロック信号clki＿b の反転信号で
ある内部クロック信号を表す。レジスタｒ４及びｒ５は
それらのクロック入力に信号clkiを受ける。コントローラへの信号転送 ＳＤＲＡＭメモリによりデータバスに送られたデータ信
号はコントローラにより受信され、レジスタｒ１の入力
へ送られる。コントローラのクロック出力で使用可能な
クロック信号は、コントローラのクロック入力とは異な
る入力であるクロック／メモリ入力に再注入される。こ
のクロック／メモリ入力は、３つの直列レジスタ群の最
初のレジスタであるレジスタｒ１の入力に接続されてい
る。第１レジスタｒ１の出力は、クロック信号clki＿b
により制御される第２レジスタｒ２の入力に接続されて
いる。そして、第２レジスタの出力は第３レジスタｒ３
の入力に接続されている。第３レジスタｒ３は、それ自
体がクロック信号clkiにより制御され、データＤi ＿r
をその出力に送出する。ライト動作 ライトされるべきアドレスＡＤi 及びＤi ＿w に関する
情報は、例えばクロック信号clkiの立ち上がりエッジ
で、それぞれ、レジスタｒ４及びｒ５に「バッファ」さ
れる。この信号は、クロック信号をインターフェース回
路ｐ３経由でＳＤＲＡＭメモリに送出させる反転信号cl
ki＿b に同期されており、従って、この回路の転送時間
に対応する遅延に同期されている。
信号は、出力インターフェース回路すなわちパッドｐ３
から出力される。この回路は、その入力に、コントロー
ラの入力で受信されたクロック信号が反転された後の信
号に相当する内部クロック信号clki＿b を受ける。clki
と称される信号は、クロック信号clki＿b の反転信号で
ある内部クロック信号を表す。レジスタｒ４及びｒ５は
それらのクロック入力に信号clkiを受ける。コントローラへの信号転送 ＳＤＲＡＭメモリによりデータバスに送られたデータ信
号はコントローラにより受信され、レジスタｒ１の入力
へ送られる。コントローラのクロック出力で使用可能な
クロック信号は、コントローラのクロック入力とは異な
る入力であるクロック／メモリ入力に再注入される。こ
のクロック／メモリ入力は、３つの直列レジスタ群の最
初のレジスタであるレジスタｒ１の入力に接続されてい
る。第１レジスタｒ１の出力は、クロック信号clki＿b
により制御される第２レジスタｒ２の入力に接続されて
いる。そして、第２レジスタの出力は第３レジスタｒ３
の入力に接続されている。第３レジスタｒ３は、それ自
体がクロック信号clkiにより制御され、データＤi ＿r
をその出力に送出する。ライト動作 ライトされるべきアドレスＡＤi 及びＤi ＿w に関する
情報は、例えばクロック信号clkiの立ち上がりエッジ
で、それぞれ、レジスタｒ４及びｒ５に「バッファ」さ
れる。この信号は、クロック信号をインターフェース回
路ｐ３経由でＳＤＲＡＭメモリに送出させる反転信号cl
ki＿b に同期されており、従って、この回路の転送時間
に対応する遅延に同期されている。
【００１５】レジスタｒ４及びｒ５において、アドレス
及びデータ信号は、クロック信号clkiによりサンプルさ
れる。これらの信号は、インターフェース回路ｐ１及び
ｐ２の転送（伝搬）時間にほぼ対応する時間の後、アド
レス及びデータバス上で使用可能となる。この場合、サ
ンプリングクロックのエッジに関連して、レジスタの出
力にデータを確立するための時間は相対的に無視するこ
とができる。クロック信号Ｈは、インターフェース回路
の転送時間だけ遅延された内部クロック信号clki＿b に
相当する。インターフェース回路ｐ３とほぼ同じ転送時
間を有するインターフェース回路ｐ１及びｐ２が選択さ
れた場合、クロック信号Ｈの立ち上がりエッジにより、
アドレスＡＤ及びデータ信号ＤＯをそれらが有効である
間に完全な信頼性でサンプルすることができる。リード動作 ＳＤＲＡＭメモリに送られたクロック信号はコントロー
ラのクロック／メモリ入力へ戻され、ＳＤＲＡＭにより
データバスに送出されたデータＤＯのサンプリングを制
御する。ＳＤＲＡＭメモリのクロックはレジスタｒ１で
のデータサンプリングクロックと同じであるため、信号
間のオフセットの問題は生じず、データはコントローラ
により忠実にリードされる。レジスタｒ２及びｒ３は、
サンプルされたデータを内部クロックclkiに同期させる
ことを可能とする。レジスタｒ３から出力されるリード
データＤi ＿r は内部クロックclkiに同期される。
及びデータ信号は、クロック信号clkiによりサンプルさ
れる。これらの信号は、インターフェース回路ｐ１及び
ｐ２の転送（伝搬）時間にほぼ対応する時間の後、アド
レス及びデータバス上で使用可能となる。この場合、サ
ンプリングクロックのエッジに関連して、レジスタの出
力にデータを確立するための時間は相対的に無視するこ
とができる。クロック信号Ｈは、インターフェース回路
の転送時間だけ遅延された内部クロック信号clki＿b に
相当する。インターフェース回路ｐ３とほぼ同じ転送時
間を有するインターフェース回路ｐ１及びｐ２が選択さ
れた場合、クロック信号Ｈの立ち上がりエッジにより、
アドレスＡＤ及びデータ信号ＤＯをそれらが有効である
間に完全な信頼性でサンプルすることができる。リード動作 ＳＤＲＡＭメモリに送られたクロック信号はコントロー
ラのクロック／メモリ入力へ戻され、ＳＤＲＡＭにより
データバスに送出されたデータＤＯのサンプリングを制
御する。ＳＤＲＡＭメモリのクロックはレジスタｒ１で
のデータサンプリングクロックと同じであるため、信号
間のオフセットの問題は生じず、データはコントローラ
により忠実にリードされる。レジスタｒ２及びｒ３は、
サンプルされたデータを内部クロックclkiに同期させる
ことを可能とする。レジスタｒ３から出力されるリード
データＤi ＿r は内部クロックclkiに同期される。
【００１６】図５は、本発明に係る装置により実現され
るＳＤＲＡＭメモリ用リード動作のタイムチャートであ
る。時間間隔Ｔpd（ｐ３）は、インターフェース回路ｐ
３に起因する遅延を表し、従って、クロック信号Ｈの内
部クロック信号clki＿b に対する遅延を表す。クロック
信号Ｈの立ち上がりエッジに続くアクセス時間Ｔacの後
にデータバス上で使用可能となるデータＤＯ（ｄ０、ｄ
１、．．．）は、クロック信号Ｈの次の立ち上がりエッ
ジでレジスタｒ１にサンプリングされる。
るＳＤＲＡＭメモリ用リード動作のタイムチャートであ
る。時間間隔Ｔpd（ｐ３）は、インターフェース回路ｐ
３に起因する遅延を表し、従って、クロック信号Ｈの内
部クロック信号clki＿b に対する遅延を表す。クロック
信号Ｈの立ち上がりエッジに続くアクセス時間Ｔacの後
にデータバス上で使用可能となるデータＤＯ（ｄ０、ｄ
１、．．．）は、クロック信号Ｈの次の立ち上がりエッ
ジでレジスタｒ１にサンプリングされる。
【００１７】クロックの立ち上がりエッジでレジスタｒ
１にサンプルされたデータｄ０、ｄ１、．．．は、Ｔpd
（ｐ３）に比べると無視できる程度の確立時間の後、レ
ジスタの出力（ｒ１ｑ）で使用可能となる。レジスタｒ
２及びｒ３は、それらの出力ｒ２ｑ及びｒ３ｑに送出さ
れるデータを内部クロックclki＿b 及びclkiに同期させ
ることを可能とする。
１にサンプルされたデータｄ０、ｄ１、．．．は、Ｔpd
（ｐ３）に比べると無視できる程度の確立時間の後、レ
ジスタの出力（ｒ１ｑ）で使用可能となる。レジスタｒ
２及びｒ３は、それらの出力ｒ２ｑ及びｒ３ｑに送出さ
れるデータを内部クロックclki＿b 及びclkiに同期させ
ることを可能とする。
【００１８】なお、Ｔsu（ｒ２）を、レジスタｒ２の入
力での、受信されたクロック信号の立ち上がりエッジに
対するデータセットアップ時間とし、Ｔq （ｒ１）を、
クロックＨの立ち上がりエッジに対するレジスタｒ１の
確立時間とすると、クロックＨのサイクル時間Ｔは、次
の不等式を満足する。 Ｔpd（ｐ３）＋Ｔq （ｒ１）＋Ｔsu（ｒ２）＜Ｔcycle この不等式により、装置が機能し得る周波数の上限を決
定することができる。
力での、受信されたクロック信号の立ち上がりエッジに
対するデータセットアップ時間とし、Ｔq （ｒ１）を、
クロックＨの立ち上がりエッジに対するレジスタｒ１の
確立時間とすると、クロックＨのサイクル時間Ｔは、次
の不等式を満足する。 Ｔpd（ｐ３）＋Ｔq （ｒ１）＋Ｔsu（ｒ２）＜Ｔcycle この不等式により、装置が機能し得る周波数の上限を決
定することができる。
【００１９】以上の記載において、コントローラのクロ
ック出力で使用可能なクロック信号はクロック／メモリ
入力に再導入される。これは、ＳＤＲＡＭメモリにより
受信される信号にできるだけ近い信号を得るためであ
る。もちろん、本発明の範囲から逸脱することなく、回
路ｐ３の出力におけるクロック信号を直接用い、この信
号をレジスタｒ１のクロック入力に送ることもできる。
ック出力で使用可能なクロック信号はクロック／メモリ
入力に再導入される。これは、ＳＤＲＡＭメモリにより
受信される信号にできるだけ近い信号を得るためであ
る。もちろん、本発明の範囲から逸脱することなく、回
路ｐ３の出力におけるクロック信号を直接用い、この信
号をレジスタｒ１のクロック入力に送ることもできる。
【００２０】本発明の用途は、ＳＤＲＡＭ型メモリを管
理及び制御する回路、例えば、シンクロナスグラフィッ
クランダムアクセスメモリ（ＳＧＲＡＭ）に関連する。
理及び制御する回路、例えば、シンクロナスグラフィッ
クランダムアクセスメモリ（ＳＧＲＡＭ）に関連する。
【００２１】
【発明の効果】本発明によれば、コントローラ回路とＳ
ＤＲＡＭメモリとの間において高い信頼性でデータ交換
を行うことができる。
ＤＲＡＭメモリとの間において高い信頼性でデータ交換
を行うことができる。
【図１】ＳＤＲＡＭメモリにおけるリード動作を表すタ
イムチャートである。
イムチャートである。
【図２】ＳＤＲＡＭメモリにおけるライト動作を表すタ
イムチャートである。
イムチャートである。
【図３】従来技術におけるクロック信号の分配を示す簡
単化されたブロック図である。
単化されたブロック図である。
【図４】本発明に係る装置の構成図である。
【図５】本発明に係る装置構成に対応するタイムチャー
トである。
トである。
clki＿b 、clki 内部クロック信号 ｐ１、ｐ２、ｐ３ インターフェース回路（パッド） ｒ１、ｒ２、ｒ３、ｒ４、ｒ５ レジスタ ＡＤ アドレス信号 ＤＯ データ信号 Ｈ 外部クロック信号 ７ メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリク プリソノ フランス国，35235 トリニェ−フヤール, リュ・マルグリット・フィリップ ８ (72)発明者 アラン ソラン フランス国，35510 セソン−セヴィニェ, リュ・デェ・ガルデ 16
Claims (5)
- 【請求項１】 アドレスバス（ＡＤ）及びデータバス
（ＤＯ）によりクロック入力を有する少なくとも１つの
メモリ（７）に接続され、前記データバスにより前記メ
モリに送られるべきデータ（Ｄi ＿w ）を受ける第１の
バッファ（ｒ５）と、前記アドレスバスにより前記メモ
リに送られるべきデータ（ＡＤi ）を受ける第２のバッ
ファ（ｒ４）と、前記メモリから出力され前記データバ
スに送られたデータを受ける第３のバッファ（ｒ１）と
を備えるシンクロナス・ダイナミックランダムアクセス
メモリ用同期装置であって、 前記メモリ（７）のクロック入力に送られるべきクロッ
ク信号（clki＿b ）をクロック出力に送出し、 アドレス及びデータをバッファするのに用いられるクロ
ック信号（clki）は、信号反転がなされた点を除いて、
前記クロック出力から送出される前記クロック信号（cl
ki＿b ）と同一であり、 前記クロック信号（clki＿b ）は、前記第３のバッファ
（ｒ１）によって、前記ダイナミックメモリによりデー
タバスに送られたデータをバッファするために用いられ
ることを特徴とする装置。 - 【請求項２】 前記レジスタ（ｒ４，ｒ５）の出力信号
及び前記クロック信号（clki＿b ）は、該装置の出力に
おいて、インターフェース回路（パッドとしても知られ
る）を経由して送られ、前記クロック信号（clki＿b ）
を前記メモリ（７）へ送るインターフェース回路（ｐ
３）は、前記バッファ（ｒ４，ｒ５）と前記アドレスバ
ス及び前記データバスとの間のインターフェース回路
（ｐ１，ｐ２）と実質的に等しい転送時間を有し、 前記第３のバッファ（ｒ１）により使用される前記クロ
ック信号(clki ＿b ）は、前記インターフェース回路
（ｐ３）の出力で得られるクロック信号と同一であるこ
とを特徴とする請求項１記載の装置。 - 【請求項３】 第４のバッファ（ｒ２）及び第５のバッ
ファ（ｒ３）を備え、 前記第３のバッファ（ｒ１）によりサンプルされたデー
タは前記第４のバッファ（ｒ２）に送られ、次に、前記
第５のバッファ（ｒ３）に送られ、 該第４及び第５のバッファは、前記クロック信号（clki
＿b)及び前記反転クロック信号（clki) により制御さ
れ、前記反転クロック信号（clki) に同期した内部デー
タ（Ｄi ＿r ）を送出することを特徴とする請求項１又
は２記載の装置。 - 【請求項４】 前記メモリはＳＤＲＡＭ型メモリである
ことを特徴とする請求項１乃至３のうち何れか１項記載
の装置。 - 【請求項５】 少なくとも１つのシンクロナス・ダイナ
ミックメモリを管理する回路であって、 請求項１乃至４のうち何れか１項記載の装置を含み、 前記メモリに送られるべきデータ（Ｄｉ＿w ）及びアド
レス（ＡＤi ）は、該管理回路の対応する入力で受信さ
れたデータ及びアドレスから由来する該管理回路内部の
データ及びアドレスであることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9716476A FR2772968B1 (fr) | 1997-12-24 | 1997-12-24 | Dispositif de synchronisation pour memoire synchrone dynamique a acces aleatoire |
| FR9716476 | 1997-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312116A true JPH11312116A (ja) | 1999-11-09 |
Family
ID=9515111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10365482A Withdrawn JPH11312116A (ja) | 1997-12-24 | 1998-12-22 | シンクロナス・ダイナミックランダムアクセスメモリ用同期装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6233694B1 (ja) |
| EP (1) | EP0926684B1 (ja) |
| JP (1) | JPH11312116A (ja) |
| CN (1) | CN1187757C (ja) |
| DE (1) | DE69821896T2 (ja) |
| FR (1) | FR2772968B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487648B1 (en) * | 1999-12-15 | 2002-11-26 | Xilinx, Inc. | SDRAM controller implemented in a PLD |
| US7253655B2 (en) * | 2005-09-01 | 2007-08-07 | Micron Technology, Inc. | Output driver robust to data dependent noise |
| CN101308697B (zh) * | 2008-07-10 | 2011-08-24 | 哈尔滨工业大学 | 基于sdram的大容量fifo突发缓存器及数据存储方法 |
| JP5363252B2 (ja) * | 2009-09-09 | 2013-12-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0672090B2 (ja) | 1988-04-11 | 1994-09-14 | 太陽化学株式会社 | ストレプトコッカス菌抑制剤 |
| JP2917314B2 (ja) * | 1989-10-06 | 1999-07-12 | 日本電気株式会社 | 同期式半導体記憶装置 |
| US5448715A (en) * | 1992-07-29 | 1995-09-05 | Hewlett-Packard Company | Dual clock domain interface between CPU and memory bus |
| US5630096A (en) * | 1995-05-10 | 1997-05-13 | Microunity Systems Engineering, Inc. | Controller for a synchronous DRAM that maximizes throughput by allowing memory requests and commands to be issued out of order |
| JPH0963262A (ja) * | 1995-08-17 | 1997-03-07 | Fujitsu Ltd | シンクロナスｄｒａｍ |
| JP3759645B2 (ja) * | 1995-12-25 | 2006-03-29 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP3979690B2 (ja) * | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP3504104B2 (ja) * | 1997-04-03 | 2004-03-08 | 富士通株式会社 | シンクロナスｄｒａｍ |
-
1997
- 1997-12-24 FR FR9716476A patent/FR2772968B1/fr not_active Expired - Fee Related
-
1998
- 1998-12-14 US US09/211,229 patent/US6233694B1/en not_active Expired - Fee Related
- 1998-12-22 EP EP98403257A patent/EP0926684B1/en not_active Expired - Lifetime
- 1998-12-22 JP JP10365482A patent/JPH11312116A/ja not_active Withdrawn
- 1998-12-22 DE DE69821896T patent/DE69821896T2/de not_active Expired - Fee Related
- 1998-12-22 CN CNB981257755A patent/CN1187757C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0926684A1 (en) | 1999-06-30 |
| FR2772968A1 (fr) | 1999-06-25 |
| US6233694B1 (en) | 2001-05-15 |
| CN1187757C (zh) | 2005-02-02 |
| DE69821896D1 (de) | 2004-04-01 |
| DE69821896T2 (de) | 2004-12-16 |
| FR2772968B1 (fr) | 2000-03-10 |
| EP0926684B1 (en) | 2004-02-25 |
| CN1221191A (zh) | 1999-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051215 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080618 |