JPH0581194B2

JPH0581194B2 -

Info

Publication number: JPH0581194B2
Application number: JP10142787A
Authority: JP
Inventors: Fujio Masuoka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1987-04-24
Filing date: 1987-04-24
Publication date: 1993-11-11
Also published as: JPS63266886A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとして電気的にデータ消
去が可能な不揮発性トランジスタが使用された不
揮発性半導体メモリに関する。

（従来の技術）データの消去が可能な不揮発性半導体メモリは
EPROM（Erasable and Programable Read
Only Memory）として知られており、その中で
電気的にデータ消去が行われるものを特に
E²PROM（Electrically Erasable PROM）と称
している。さらに、このE²PROMの中には全セ
ル一括してデータ消去を行なうことができるもの
があり、これには例えば文献「1987 IEEE
International Solid−State Circuits
Conference DIGEST OF TECHNICAL
PAPERS」の第76頁ないし第77頁に開示されて
いる「A128K Flash EEPROM using Double
Polysilicon Technology」が知られている。

第１０図は上記文献に開示されているセルを使
用した従来のE²PROMのメモリセルアレイ部分
の等価回路図である。図中、５０はそれぞれフロ
ーテイングゲート電極（浮遊ゲート電極）及びコ
ントロールゲート電極（制御ゲート電極）を備
え、データ消去が電気的に行なえる不揮発性トラ
ンジスタからなるメモリセルであり、これらメモ
リセル５０は行列状に配置されている。そして、
図中の横方向である行方向の同一行に配置されて
いる各メモリセル５０のドレインは複数のビツト
線５１のいずれかにそれぞれ共通接続されてお
り、かつ同一行に配置されている各メモリセル５
０のソースは複数の接地線５２のいずれかにそれ
ぞれ共通接続されている。また、図中の縦方向で
ある列方向の同一列に配置されている各メモリセ
ル５０のコントロールゲート電極は複数の行線５
３のいずれかにそれぞれ共通接続されている。こ
のようなメモリではビツト線５１と行線５３に選
択的に所定電圧を印加することにより１ビツトの
セルを選択してデータの読出し、書込みを行なう
ことができ、かつ全てのビツト線５１に同時に所
定電圧を印加することにより全ビツト一括してデ
ータ消去を行なうことができる。

このメモリでは１ビツトのメモリが１個の不揮
発性トランジスタで構成されているのでセルの高
集積化が実現できる。ところが、データ消去は全
セル一括して、もしくはビツト線単位でしか行な
うことができず、並列書込み／読出しメモリの処
理単位であるバイト単位でデータ消去を行なうこ
とができないという不都合がある。

このため、さらに従来ではバイト単位でデータ
消去を行なうことができるE²PROMが発表され
ている。このようなメモリには例えば文献「1987
IEEE International Solid−State Circuits
Conference DIGEST OF TECHNICAL
PAPERS」の第78頁ないし第79頁に開示されて
いる「Ａ Million−cycle CMOS 256K
EEPROM」が知られている。

ところが、このメモリでは１ビツトのメモリセ
ルを２個もしくは４個のトランジスタで構成する
必要があるため、セルの高集積化は不可能であ
る。

（発明が解決しようとする問題点）このように従来ではバイト単位で電気的にデー
タ消去を行なおうとすると、セルの高集積化が損
われるという欠点がある。そこで、この発明はセ
ルの高集積化を損わずにバイト単位で電気的にデ
ータ消去を行なうことができる不揮発性半導体メ
モリを提供することを目的としている。

［発明の構成］（問題点を解決するための手段）この発明の不揮発性半導体メモリは、それぞれ
フローテイングゲート電極、コントロールゲート
電極及びイレースゲート電極を有し電気的にデー
タ消去が行われる不揮発性トランジスタからなる
メモリセルが２個以上直列接続され、各イレース
ゲート電極が共通接続された直列回路と、上記直
列回路の一端が接続されたビツト線と、上記直列
回路を構成するメモリセルの各コントロールゲー
ト電極にそれぞれ接続された行線と、消去時に消
去電圧が印加される消去線と、上記直列回路の共
通イレースゲート電極と上記消去線との間に接続
されデータ消去時に選択的に導通制御されるスイ
ツチ用のトランジスタと、データの書込み時もし
くは読出し時に上記ビツト線と各行線に所定電圧
を印加して上記直列回路の２個以上のメモリセル
のデータの書込みもしくは読出しを順次行なわせ
る手段とから構成されている。

（作用）この発明の不揮発性半導体メモリでは、直列回
路と消去線との間に接続されたスイツチ用のトラ
ンジスタが選択的に導通制御されることにより、
特定の直列回路内のメモリセルのイレースゲート
電極にのみ消去電圧が印加され、これによりバイ
ト単位のデータ消去が行われる。さらにデータの
書込み時もしくは読出し時には上記ビツト線と各
行線に所定電圧が所定のタイミングで印加され、
直列回路内の２個以上のメモリセルに対するデー
タの書込みもしくはメモリセルからデータの読出
しが順次行なわれる。

（実施例）以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明をE²PROM（以下、単にメモ
リと称する）に実施した場合のメモリセルアレイ
部分の等価回路図である。図において、１０はそ
れぞれメモリセル１１が８個直列接続されて構成
された直列回路である。これら各直列回路１０内
の各メモリセル１１は、それぞれソース、ドレイ
ン領域、このソース、ドレイン領域間のチヤネル
領域上に設けられたフローテイングゲート電極、
このフローテイングゲート電極と重なるように設
けられたイレースゲート電極及びコントロールゲ
ート電極とからなり、電気的にデータ消去が可能
な不揮発性トランジスタで構成されている。これ
ら直列回路１０は行列状に複数個配置されてお
り、各直列回路１０の一端は複数のビツト線１２
_１，…１２_Nのいずれかに接続されており、他端は
それぞれ0Vの電圧が印加される複数の接地線１
３₁，…１３_Mのいずれかに接続されている。ま
た、直列回路１０内の各８個のメモリセル１１の
コントロールゲート電極は各８本の行線１４₁₁，
１４₂₁，…１４₈₁〜１４_1M，１４_2M，…１４_8Mの
それぞれに接続されており、これら各８本の行線
１４₁，１４₂，…１４₈は図中の横方向である行
方向に配置された複数の直列回路１０に対して共
通に配線されている。さらに、各直列回路１０内
の８個のメモリセル１１のイレースゲート電極は
共通に接続されており、同一列に配置された各直
列回路１０の共通イレースゲート電極は各列毎に
設けられた消去線１５₁，…１５_Nのいずれか１本
にスイツチ用の各トランジスタ１６を介して接続
されている。また、同一行に配置された直列回路
１０の共通イレースゲート電極に接続されたトラ
ンジスタ１６のコントロールゲート電極は、各行
毎に設けられた消去選択線１７₁，…１７_Mのいず
れか１本に共通に接続されている。

このような回路構成のメモリを実際に半導体チ
ツプ上に実現した場合の素子構造を第２図のパタ
ーン平面図に示す。さらに、第２図中の−′
線に沿つた断面構造を第３図の断面図に、第２図
中の−′線に沿つた断面構造を第４図の断面
図に、第２図中の−′線に沿つた断面構造を
第５図の断面図にそれぞれ示す。このメモリは基
板２０として例えばＰ型シリコン半導体基板が使
用される。この基板２０の表面領域には上記各直
列回路１０を構成する８個のメモリセル１１のソ
ース、ドレイン領域となるN⁺型領域２１がそれ
ぞれ分離して形成されている。そして第２図中、
最上部と中央部にそれぞれ位置するN⁺型領域２
１Ａ，２１Ｂはそれぞれ互いに隣合う直列回路で
共通にされており、最上部に位置している一方の
N⁺型領域２１Ａは前記接地線１３として使用さ
れる。また上記N⁺型領域２１Ｂには、それぞれ
コンタクトホール２２を介して例えばアルミニユ
ームで構成された金属配線２３が接続されてい
る。この金属配線２３はそれぞれ前記ビツト線１
２として使用される。また、各N⁺型領域２１相
互間には、絶縁膜を介して第１層目の多結晶シリ
コン層で構成され、電気的に浮遊状態にされた電
極２４が形成されている。これらの電極２４は各
メモリセル１１のフローテイングゲート電極を構
成している。さらに第２図中、横方向に配置され
た複数の電極２４上に渡つて第３層目の多結晶シ
リコン層で構成された電極２５が絶縁膜を介して
形成されている。これらの電極２５は各メモリセ
ル１１のコントロールゲート電極と行線１４を構
成している。さらに各列に配置された直列回路の
相互間には第２層目の多結晶シリコン層で構成さ
れた電極２６が絶縁膜を介して形成されており、
この電極２６は上記第１層目の多結晶シリコン層
で構成された各電極２４の一部と重なつている。
この電極２６は前記直列回路の各メモリセル１１
の共通イレースゲート電極を構成している。

上記N⁺型領域２１Ｂ相互間にはN⁺型領域２１
Ｃがそれぞれ形成されており、このN⁺型領域２
１Ｃと離間するように図中の上下方向に一対の
N⁺型領域２１Ｄが形成されている。上記N⁺型領
域２１Ｃと２１Ｄは前記スイツチ用トランジスタ
１６のソース、ドレイン領域を構成しており、そ
の相互間には第３層目の多結晶シリコン層で構成
された電極２７が絶縁膜を介して形成されてい
る。この電極２７はこのトランジスタ１６のコン
トロールゲート電極と前記消去選択線１７を構成
している。そして、上記共通イレースゲート電極
となる電極２６はダイレクトコンクタト部を介し
て上記N⁺型領域２１Ｄと接続されており、上記
N⁺型領域２１Ｃにはコンタクトホール２８を介
して例えばアルミニユームで構成された金属配線
２９が接続されている。この金属配線２９は前記
消去線１５として使用される。

すなわち、このメモリは直列接続されたそれぞ
れ８個のメモリセル１１で各直列回路１０を構成
し、各直列回路１０の一端を金属配線２３からな
るビツト線１２に接続し、他端をN⁺型領域２１
Ａからなる接地線１３に接続し、各メモリセル１
１のコントロールゲート電極を電極２５で構成さ
れた行線１４に接続すると共に各メモリセル１１
の共通イレースゲート電極をそれぞれ消去選択線
１７の信号で導通制御されるトランジスタ１６を
介して消去線１５に接続するようにしたものであ
る。

第６図は上記実施例のメモリを周辺回路と共に
示す全体の構成を示す回路図である。上記各ビツ
ト線１２はそれぞれ８ビツト分の入出力データ反
転回路と８ビツト分のセンスアンプを有する８個
の各センスアンプ回路３１₁〜３１₈それぞれに接
続されている。これら８個のセンスアンプ回路３
１及び前記Ｎ本の消去線１５は、カラムデコード
入力が与えられるカラムデコーダ３２に接続され
ている。このカラムデコーダ３２は、カラムデコ
ード入力に応じていずれか１個のセンスアンプ回
路３１に対して選択信号を出力する。また、上記
センスアンプ回路３１₁〜３１₈には書込みデータ
もしくは読出しデータを一時的に保持する８個の
データ入出力回路（Ｉ／Ｏ）３３₁〜３３₈が接続
されている。

また、上記各８本の行線１４₁，１４₂，…１４
_８はＭ個の直列回路セレクタ３４₁〜３４_Mのうち
対応するものに接続されている。これら直列回路
セレクタ３４及び前記Ｍ本の消去選択線１７は、
ロウデコード入力が与えられるロウデコーダ３５
に接続されている。このロウデコーダ３５は、ロ
ウデコード入力に応じていずれか１個の直列回路
セレクタ３４に対して選択信号を出力する。

次に上記構成でなるメモリの動作を説明する。

まず、データ書込み時の動作を第７図のタイミ
ングチヤートを用いて説明する。データの書込み
は１個の直列回路１０を選択し、この選択された
直列回路１０内の８個のセルに対して選択的に順
次行われる。さらに選択された直列回路１０内で
は、８本の行線１４のうち選択セルのコントロー
ルゲート電極が接続されている行線に15Vの電圧
が印加され、残り７本の行線には20Vの電圧が印
加される。

ここで例えば選択すべき直列回路１０がビツト
線１２₁と８本の行線１４₁₁〜１４₈₁に接続された
ものであるとすると、ロウデコーダ３５から直列
回路セレクタ３４₁に選択信号が出力され、この
直列回路セレクタ３４₁が選択される。さらに、
カラムデコーダ３２からセンスアンプ回路３１₁
に選択信号が出力され、このセンスアンプ回路３
１₁が選択される。次に選択された直列回路セレ
クタ３４₁からの出力により、まず始めに８本の
行線１４₁₁〜１４₈₁うち行線１４₁₁のみに15Vの
電圧が印加され、残り７本の行線には20Vの電圧
が印加される。このとき他の行線は全て0Vにさ
れる。さらに、選択されたセンスアンプ回路３１
_１は８個のデータ入出力回路３３のうちデータ入
出力回路３３₁（Ｉ／O1）で保持されている書込
みデータに対応した電圧をビツト線１２₁に出力
する。このビツト線１２の電圧は書込みデータに
基づいて異なる２種類の電圧に設定されており、
例えば“１”のデータを書込む場合には10Vに、
他方、“０”のデータを書込む場合には0Vにそれ
ぞれ設定される。このとき他のビツト線は全て
0Vにされる。

ここで行線１４₁₁を除く７本の行線１４₂₁〜１
４₈₁に印加された20Vの電圧がコントロールゲー
ト電極に供給される７個のメモリセル１１はそれ
ぞれ３極管動作するため、行線１４₁₁に接続され
た選択ソース、ドレイン領域にはビツト線１２₁
と接地線１３₁それぞれの電圧がほぼそのまま印
加される。このとき、ビツト線１２₁に10Vの電
圧が印加されているならば、上記選択セルのソー
ス領域からドレイン領域に向かつて電子が走行す
る。そして、特にドレイン領域の近傍に生じる空
乏層に電界が集中し、これにより電子が加速され
て前記第３図中の基板２０の表面から絶縁膜のエ
ネルギー障壁を越えるに十分なエネルギーが与え
られる。このような電子はホツト・エレクトロン
と呼ばれ、この電子は15Vの高電圧に設定されて
いる選択セルのコントロールゲート電極に引かれ
てフローテイングゲート電極に飛び込み、ここに
捕獲される。この結果、選択セルのフローテイン
グゲート電極が負に帯電し、閾値電圧が上昇して
高くなる。他方、ビツト線１２₁に0Vの電圧が印
加されているならば、上記のような電子の走行は
発生せず、閾値電圧は元の低い状態のままであ
る。このようにして１個のセルに対してデータの
書込みが行われる。

次に選択された直列回路セレクタ３４₁からの
出力により、行線１４₂₁のみに15Vの電圧が印加
され、残り７本の行線には20Vの電圧が印加され
る。さらに、選択されたセンスアンプ回路３１₁
はデータ入出力回路３３₂（Ｉ／O2、第６図では
図示せず）で保持されている書込みデータに対応
した電圧ビツト線１２₁に出力する。これにより
行線１４₂₁に接続された選択セルに対するデータ
書込みが行われる。以下、同様にして選択された
直列回路１０内の８個の各セル１１に対するデー
タ書込みが順次行われる。

次にデータ読出し時の動作を第８図のタイミン
グチヤートを用いて説明する。このデータ読出し
も、１個の直列回路１０を選択し、この選択され
た直列回路１０内の８個のセルに対して選択的に
順次行われる。選択された直列回路１０内では、
８本の行線１４のうち選択セルのコントロールゲ
ート電極が接続されている行線のみに2Vの電圧
が印加され、残り７本の行線には7Vの電圧が印
加される。このとき、他の行線は全て0Vにされ
る。ここで例えば、選択すべき直列回路１０が上
記データ書込み時と同様にビツト線１２₁と８本
の行線１４₁₁〜１４₈₁に接続されたものであると
すると、まず始めに８本の行線１４₁₁〜１４₈₁の
うち行線１４₁₁のみに2Vの電圧が印加され、残
り７本の行線には7Vの電圧が印加される。ここ
で、選択されたメモリセル１１は予めデータの書
込み時の書込み状態に応じてそれぞれ閾値電圧が
設定されており、上記2Vの電圧は例えば消去状
態のままのセルの低い閾値電圧よりも高くかつ例
えば“１”が書込まれた後の高い閾値電圧よりも
低い電圧であり、上記7Vの電圧は“１”が書込
まれた後の高い閾値電圧よりも充分に高い電圧で
ある。従つて、このような電圧が８本の行線１４
₁₁〜１４₈₁に印加されることにより、行線１４₁₁
を除く７本の行線にコントロールゲート電極が接
続されている非選択の７個のメモリセル１１がそ
れぞれ充分にオン状態になる。他方、行線１４₂₁
にコントロールゲート電極が接続されている選択
セルはその閾値電圧に応じてオン、オフ状態が決
定される。

このデータ読出し時にはセンスアンプ回路３１
_１から出力される1Vの読み出し電圧がビツト線１
２₁に印加される。ここで上記選択セルの閾値電
圧が低くされており、前記行線１４₁₁の電圧でオ
ン状態にされるならば、ビツト線１２₁に印加さ
れた1Vの読み出し電圧は選択セルを含むこの直
列回路１０を介して0Vの接地線１３₁に放電され
る。他方、上記選択セルの閾値電圧が高くされて
おり、前記行線１４₁₁の電圧が印加されてもオフ
状態のままであるならば、ビツト線１２₁に印加
された1Vの読み出し電圧はそのまま維持される。
このようにビツト線１２の電圧は選択セルの閾値
電圧の高低に応じて異なり、その電位差がビツト
線１２に接続されているセンスアンプ回路３１₁
で増幅されて論理的な“１”、“０”の判定が行わ
れる。そして、判定された読出しデータはデータ
入出力回路３３₁（Ｉ／O1）に送られ、ここで保
持される。このようにして１個のセルからのデー
タ読出しが行われる。

次に選択された直列回路セレクタ３４₁からの
出力により、行線１４₂₁のみに2Vの電圧が印加
され、残り７本の行線には7Vの電圧が印加され
る。さらに、選択されたセンスアンプ回路３１₁
はビツト線１２₁に1Vの読出し電圧を印加する。
これにより行線１４₂₁に接続された選択セルから
のデータ読出しが行われ、センスアンプ回路３１
_１で増幅されて論理的な“１”、“０”の判定が行
われた後にデータ入出力回路３３₂（Ｉ／O2、第
６図では図示せず）に送られ、保持される。以
下、同様にして選択された直列回路１０内の８個
の各セル１１からのデータ読出しが順次行われ
る。

次にバイト消去時の動作を説明する。すなわ
ち、デートのバイト消去は第９図のタイミングチ
ヤートに示すように、全ての行線１４及びビツト
線１２が0Vに設定され、かつバイト消去を行な
うべき直列回路１０に接続されている消去選択線
１７には30Vの高電圧が、消去線１５に25Vの高
電圧がそれぞれ印加される。第９図の例ではバイ
ト消去を行なうべき直列回路１０が、ビツト１２
_１と８本の行線１４₁₁〜１４₈₁に接続されたもので
ある。これによりバイト消去を行なうべき直列回
路を含む同一行に配置された複数の直列回路１０
にそれぞれ接続されたトランジスタ１６がオン
し、25Vの高電圧が印加されている消去線１５に
接続されている直列回路１０のみの共通イレース
ゲート電極に消去線１５の高電圧が印加される。
これにより選択された直列回路１０内の８個の各
セル１１のフローテイングゲート電極とイレース
ゲート電極との間にフイールド・エミツシヨンと
呼ばれる電界放出が生じ、フローテイングゲート
電極に蓄積されていた電子がイレースゲート電極
に放出される。この結果、各セルの閾値電圧は初
期状態と同様に低い状態に戻り、８ビツトの分の
データ消去、すなわちバイト消去が行われる。

このように上記実施例のメモリでは８ビツト
（１バイト）のデータの読出し及び書込みとバイ
ト単位での電気的なデータ消去を行なうことがで
きる。しかもメモリセルアレイを構成するに当
り、１個のメモリセルを１個の不揮発性トランジ
スタで構成することができる。このため、この実
施例のメモリではメモリセルの高集積化を図るこ
とができる。ところで、バイト単位で電気的にデ
ータ消去可能な従来のメモリでは１ビツトを２個
もしくは４個のトランジスタで構成するようにし
ているので、セルの集積密度を高めることができ
ず、高々、256Kビツト程度の記憶容量のものし
か実現できない。これに対して、上記実施例の場
合には１ビツトが１個のトランジスタで構成され
ているので、前記第１０図に示す一括消去型のも
のと同程度もしくはそれ以上の集積度のメモリを
実現することができる。すなわち、上記実施例で
は８個のメモリセル１１について１個のスイツチ
用トランジスタ１６を設ける必要があるため、１
ビツト当り1.125個のトランジスタが必要になり、
第１０図に示すものに比例して１ビツト当り
0.125個のトランジスタが余計に必要になる。と
ころが、第１０図に示す一括消去型のものでは各
セルを対応するビツト線に接続するため１ビツト
毎にコンタクトを形成する必要がある。ところ
が、上記実施例のメモリでは８個のセル毎にコン
タクトを１個形成すればよいので、その分だけ集
積度は向上する。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例ではデータ消去がバイ
ト単位で行われる場合について説明したが、これ
はデータ消去の際に全ての消去選択線１７に30V
の電圧を、全ての消去線１５に25Vの電圧をそれ
ぞれ同時に印加することにより、従来メモリの場
合と同様に全セル一括してデータ消去を行なうこ
とも可能である。

また、データ読出し時にビツト線１２には1V
の読出し電圧を印加する場合について説明した
が、この読出し電圧はいわゆるソフトライト現象
（読出しモード時における弱い書込み）を抑制す
るためにはできるだけ低く設定することが好まし
い。

また、上記実施例では各セルのコントロール電
極及び行線１４として使用される第２図中の電極
２５を多結晶シリコンで構成する場合について説
明したが、これはその他に高融点金属シリサイ
ド、例えばチタン・シリサイド、モリブデン・シ
リサイド等や、高融点金属のみで構成するように
してもよい。

［発明の効果］以上説明したようにこの発明によれば、セルの
高集積化を損わずにバイト単位で電気的にデータ
消去を行なうことができる不揮発性半導体メモリ
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のメモリのメモリ
セルアレイ部分の等価回路図、第２図は上記第１
図回路を半導体チツプ上に実現した場合の素子構
造を示すパターン平面図、第３図、第４図及び第
５図はそれぞれ上記第２図素子の一部の断面図、
第６図は上記実施例のメモリを周辺回路と共に示
す全体の構成を示す回路図、第７図ないし第９図
はそれぞれ上記実施例のメモリのタイミングチヤ
ート、第１０図は従来メモリのメモリセルアレイ
部分の等価回路図である。１０……直列回路、１１……メモリセル、１２
……ビツト線、１３……接地線、１４……行線、
１５……消去線、１６……スイツチ用のトランジ
スタ、１７……消去選択線、２０……基板、２
１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ……N⁺型
領域、２２，２８……コンタクトホール、２３，
２９……金属配線、２４，２５，２６，２７……
電極、３１……センスアンプ回路、３２……カラ
ムデコーダ、３３……データ入出力回路、３４…
…直列回路セレクタ、３５……ロウデコーダ。

Claims

【特許請求の範囲】１それぞれフローテイングゲート電極、コント
ロールゲート電極及びイレースゲート電極を有し
電気的にデータ消去が行われる不揮発性トランジ
スタからなるメモリセルが２個以上直列接続さ
れ、各イレースゲート電極が共通接続された直列
回路と、上記直列回路の一端が接続されたビツト線と、上記直列回路を構成するメモリセルの各コント
ロールゲート電極にそれぞれ接続された行線と、消去時に消去電圧が印加される消去線と、上記直列回路の共通イレースゲート電極と上記
消去線との間に接続されデータ消去時に選択的に
導通制御されるスイツチ用のトランジスタと、データの書込み時もしくは読出し時に上記ビツ
ト線と各行線に所定電圧を印加して上記直列回路
内の２個以上のメモリセルのデータの書込みもし
くは読出しを順次行なわせる手段とを具備したことを特徴とする不揮発性半導体メモ
リ。