JPH0644612B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH0644612B2 JPH0644612B2 JP10142587A JP10142587A JPH0644612B2 JP H0644612 B2 JPH0644612 B2 JP H0644612B2 JP 10142587 A JP10142587 A JP 10142587A JP 10142587 A JP10142587 A JP 10142587A JP H0644612 B2 JPH0644612 B2 JP H0644612B2
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- JP
- Japan
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- voltage
- row
- gate electrode
- line
- series
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジスタが使
用され、電気的にデータの書込み及び消去が行なわれる
不揮発性半導体メモリに関する。
用され、電気的にデータの書込み及び消去が行なわれる
不揮発性半導体メモリに関する。
（従来の技術） データの消去が可能な不揮発性半導体メモリはＥＰＲＯ
Ｍ（Erasable and Programable Read Only Memory）と
して知られている。このようなＥＰＲＯＭの中で１ビッ
トのメモリセルを１個のトランジスタで構成し、１ビッ
ト毎にデータの書込みが行なえるものが知られている。
このようなＥＰＲＯＭで使用されるメモリセルとして
は、チャネル長方向でチャネル領域上の一部にのみフロ
ーティングゲート電極（浮遊ゲート電極）を設け、その
上にチャネル領域全体を覆うようにコントロールゲート
電極（制御ゲート電極）を積層した２重ゲート型の不揮
発性トランジスタが使用されている。
Ｍ（Erasable and Programable Read Only Memory）と
して知られている。このようなＥＰＲＯＭの中で１ビッ
トのメモリセルを１個のトランジスタで構成し、１ビッ
ト毎にデータの書込みが行なえるものが知られている。
このようなＥＰＲＯＭで使用されるメモリセルとして
は、チャネル長方向でチャネル領域上の一部にのみフロ
ーティングゲート電極（浮遊ゲート電極）を設け、その
上にチャネル領域全体を覆うようにコントロールゲート
電極（制御ゲート電極）を積層した２重ゲート型の不揮
発性トランジスタが使用されている。
第８図はこのような構造のメモリセルを使用した従来の
ＥＰＲＯＭのメモリセルアレイ部分の等価回路図であ
る。図中、50はそれぞれ上記のような不揮発性トランジ
スタからなるメモリセルであり、これらメモリセル50は
行列状に配置されている。そして、図中の横方向である
行方向の同一行に配置されている各メモリセル50のドレ
インは複数のビット線51のいずれかにそれぞれ共通接続
されており、かつ同一行に配置されている各メモリセル
50のソースは複数の接地線52のいずれかにそれぞれ共通
接続されている。また、図中の縦方向である列方向の同
一列に配置されている各メモリセル50のコントロールゲ
ート電極は複数の行線53のいずれかにそれぞれ共通接続
されている。
ＥＰＲＯＭのメモリセルアレイ部分の等価回路図であ
る。図中、50はそれぞれ上記のような不揮発性トランジ
スタからなるメモリセルであり、これらメモリセル50は
行列状に配置されている。そして、図中の横方向である
行方向の同一行に配置されている各メモリセル50のドレ
インは複数のビット線51のいずれかにそれぞれ共通接続
されており、かつ同一行に配置されている各メモリセル
50のソースは複数の接地線52のいずれかにそれぞれ共通
接続されている。また、図中の縦方向である列方向の同
一列に配置されている各メモリセル50のコントロールゲ
ート電極は複数の行線53のいずれかにそれぞれ共通接続
されている。
このメモリにおいて、データの書込み及び読出しは行線
53とビット線51とによって１ビットのメモリセル50を選
択して行ない、消去は全てのビット線53に高電圧を印加
することにより行なわれる。
53とビット線51とによって１ビットのメモリセル50を選
択して行ない、消去は全てのビット線53に高電圧を印加
することにより行なわれる。
このように従来のＥＰＲＯＭでは１ビットのメモリセル
50を１個の不揮発性トランジスタで構成し、各メモリセ
ル50を対応するビット線51、接地線52及び行線53に接続
するようにしている。
50を１個の不揮発性トランジスタで構成し、各メモリセ
ル50を対応するビット線51、接地線52及び行線53に接続
するようにしている。
すなわち、従来のＥＰＲＯＭでは各ビット毎にビット
線、接地線及び行線からなる３本の配線が必要である。
また各メモリセル50のドレイン領域は拡散領域で、ビッ
ト線51は例えばアルミニウムでそれぞれ構成されている
ので、各メモリセル毎にビット線と接続するためのコン
タクトを形成する必要がある。このため、従来では高密
度ＥＰＲＯＭを実現することが困難であるという問題が
ある。また、コンタクトの数が多くなる程、製造歩留り
は低下する。
線、接地線及び行線からなる３本の配線が必要である。
また各メモリセル50のドレイン領域は拡散領域で、ビッ
ト線51は例えばアルミニウムでそれぞれ構成されている
ので、各メモリセル毎にビット線と接続するためのコン
タクトを形成する必要がある。このため、従来では高密
度ＥＰＲＯＭを実現することが困難であるという問題が
ある。また、コンタクトの数が多くなる程、製造歩留り
は低下する。
（発明が解決しようとする問題点） このように従来では各ビット毎に３本の配線が必要であ
りかつ各ビット毎にコンタクトを形成する必要があり、
このことが高密度化の実現を阻害している。そこでこの
発明は配線の本数とコンタクトの数を削減することによ
り高密度化が実現できる不揮発性半導体メモリを提供す
ることを目的としている。
りかつ各ビット毎にコンタクトを形成する必要があり、
このことが高密度化の実現を阻害している。そこでこの
発明は配線の本数とコンタクトの数を削減することによ
り高密度化が実現できる不揮発性半導体メモリを提供す
ることを目的としている。
［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、チャネル領域の一
部に設けれらたフローティングゲート電極と、このフロ
ーティングゲート電極上及びフローティングゲート電極
が設けられてないチャネル領域上にわたって設けられた
コントロールゲート電極とを有する不揮発性トランジス
タからなるメモリセルが２個以上直列接続されかつ行列
状に配置された複数個の直列回路と、上記複数個の直列
回路のうち同一列に配置された各直列回路それぞれの一
端が共通に接続されたビット線と、上記複数個の直列回
路のうち同一行に配置された各直列回路に対して共通に
設けられ、これら各直列回路を構成するメモリセルのコ
ントロールゲート電極にそれぞれ接続された複数の行線
と、上記複数個の直列回路の１個の直列回路内の１個の
メモリセルを選択するために上記ビット線及び行線に対
して選択的に電圧を供給するものであって、選択される
メモリセルが接続された行線には第１の電圧を供給し、
選択されるメモリセルを含む１個の直列回路内の他のメ
モリセルが接続された残りの行線にはそれぞれ第２の電
圧を供給し、それ以外の各行線にはこれらに接続された
メモリセルが動作しないような第３の電圧を供給する手
段とから構成されている。
部に設けれらたフローティングゲート電極と、このフロ
ーティングゲート電極上及びフローティングゲート電極
が設けられてないチャネル領域上にわたって設けられた
コントロールゲート電極とを有する不揮発性トランジス
タからなるメモリセルが２個以上直列接続されかつ行列
状に配置された複数個の直列回路と、上記複数個の直列
回路のうち同一列に配置された各直列回路それぞれの一
端が共通に接続されたビット線と、上記複数個の直列回
路のうち同一行に配置された各直列回路に対して共通に
設けられ、これら各直列回路を構成するメモリセルのコ
ントロールゲート電極にそれぞれ接続された複数の行線
と、上記複数個の直列回路の１個の直列回路内の１個の
メモリセルを選択するために上記ビット線及び行線に対
して選択的に電圧を供給するものであって、選択される
メモリセルが接続された行線には第１の電圧を供給し、
選択されるメモリセルを含む１個の直列回路内の他のメ
モリセルが接続された残りの行線にはそれぞれ第２の電
圧を供給し、それ以外の各行線にはこれらに接続された
メモリセルが動作しないような第３の電圧を供給する手
段とから構成されている。
（作用） この発明の不揮発性半導体メモリでは、メモリセルを２
個以上直列接続して直列回路を構成し、この直列回路の
一端にはビット線を、他端にはソース線をそれぞれ接続
することによって、ビット線の数を２個以上のセルにつ
いて１本のみ設けるようにしている。しかもビット線と
のコンタクトも２個以上のセルについて１個のみ設ける
ようにしている。
個以上直列接続して直列回路を構成し、この直列回路の
一端にはビット線を、他端にはソース線をそれぞれ接続
することによって、ビット線の数を２個以上のセルにつ
いて１本のみ設けるようにしている。しかもビット線と
のコンタクトも２個以上のセルについて１個のみ設ける
ようにしている。
（実施例） 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明を電気的一括消去が可能なＥＰＲＯＭ
に実施した場合のメモリセルアレイ部分の等価回路図で
ある。図において、10はそれぞれメモリセル11が４個直
列接続されて構成された直列回路である。これら各直列
回路10内のの各メモリセル11は、それぞれソース，ドレ
イン領域、このソース，ドレイン領域間のチャネル領域
上のチャネル長方向の一部に設けられたフローティング
ゲート電極及びチャネル領域全体を覆うように設けられ
たコントロールゲート電極とからなる２重ゲート型の不
揮発性トランジスタで構成されている。またこれら直列
回路10は行列状に複数個配置されており、各直列回路10
の一端は複数のビット線121，122，…12Nのいずれかに
接続されており、他端は複数のソース線131，…13Mのい
ずれかに接続されている。さらに、直列回路10内の各４
個のメモリセル11のコントロールゲート電極は各４本の
行線1411，1421，…1441〜141M，142M，…144Mのそれぞ
れに接続されており、これら各４本の行線141，142，…
144は図中の横方向である行方向に配置された複数の直
列回路10に対して共通に配線されている。
に実施した場合のメモリセルアレイ部分の等価回路図で
ある。図において、10はそれぞれメモリセル11が４個直
列接続されて構成された直列回路である。これら各直列
回路10内のの各メモリセル11は、それぞれソース，ドレ
イン領域、このソース，ドレイン領域間のチャネル領域
上のチャネル長方向の一部に設けられたフローティング
ゲート電極及びチャネル領域全体を覆うように設けられ
たコントロールゲート電極とからなる２重ゲート型の不
揮発性トランジスタで構成されている。またこれら直列
回路10は行列状に複数個配置されており、各直列回路10
の一端は複数のビット線121，122，…12Nのいずれかに
接続されており、他端は複数のソース線131，…13Mのい
ずれかに接続されている。さらに、直列回路10内の各４
個のメモリセル11のコントロールゲート電極は各４本の
行線1411，1421，…1441〜141M，142M，…144Mのそれぞ
れに接続されており、これら各４本の行線141，142，…
144は図中の横方向である行方向に配置された複数の直
列回路10に対して共通に配線されている。
上記各４本の行線1411，1412，1413，1414，…141M，14
1M，141M，141Mには、図示しない行デコーダからの出力
電圧が供給される。
1M，141M，141Mには、図示しない行デコーダからの出力
電圧が供給される。
このような回路構成のＥＰＲＯＭを実際に半導体チップ
上に実現した場合の素子構造を第２図のパターン平面図
に示す。また、第２図中のＩ−Ｉ′線に沿った断面構造
を第３図の断面図に、第２図中のII−II′線に沿った断
面構造を第４図の断面図にそれぞれ示す。このＥＰＲＯ
Ｍは基板20として例えばＰ型シリコン半導体基板が使用
される。この基板20の表面領域には上記各直列回路10を
構成する４個のメモリセル11のソース，ドレイン領域と
なるＮ＋型領域21が拡散法によりそれぞれ分離して形成
されている。そして第２図中、最上部及び最下部にそれ
ぞれ位置するＮ＋型領域21A，21Bはそれぞれ互いに隣合
う直列回路10で共通にされており、これらＮ＋型領域21
A，21Bは前記ソース線13として使用される。さらに上記
Ｎ＋型領域21Aと21Bとの中間に位置する各Ｎ＋型領域21
Cには、それぞれコンタクトホール22を介して例えばア
ルミニウムで構成された各金属配線23が接続されてい
る。これらの金属配線23はそれぞれビット線12として使
用される。また、各Ｎ＋型領域21相互間には、絶縁膜を
介して第１層目の多結晶シリコン層で構成され、電気的
に浮遊状態にされた電極24が形成されている。これらの
電極24は各チャネル領域のチャネル長方向の一部にのみ
設けられており、これらは各メモリセル11のフローティ
ングゲート電極を構成している。さらに第２図中、各チ
ャネル領域のチャネル長方向の全体を覆いかつ横方向に
配置された複数の電極24上に渡って第２層目の多結晶シ
リコン層で構成された電極25が絶縁膜を介して形成され
ている。これらの電極25は各メモリセル11のコントロー
ルゲート電極と行線14を構成している。
上に実現した場合の素子構造を第２図のパターン平面図
に示す。また、第２図中のＩ−Ｉ′線に沿った断面構造
を第３図の断面図に、第２図中のII−II′線に沿った断
面構造を第４図の断面図にそれぞれ示す。このＥＰＲＯ
Ｍは基板20として例えばＰ型シリコン半導体基板が使用
される。この基板20の表面領域には上記各直列回路10を
構成する４個のメモリセル11のソース，ドレイン領域と
なるＮ＋型領域21が拡散法によりそれぞれ分離して形成
されている。そして第２図中、最上部及び最下部にそれ
ぞれ位置するＮ＋型領域21A，21Bはそれぞれ互いに隣合
う直列回路10で共通にされており、これらＮ＋型領域21
A，21Bは前記ソース線13として使用される。さらに上記
Ｎ＋型領域21Aと21Bとの中間に位置する各Ｎ＋型領域21
Cには、それぞれコンタクトホール22を介して例えばア
ルミニウムで構成された各金属配線23が接続されてい
る。これらの金属配線23はそれぞれビット線12として使
用される。また、各Ｎ＋型領域21相互間には、絶縁膜を
介して第１層目の多結晶シリコン層で構成され、電気的
に浮遊状態にされた電極24が形成されている。これらの
電極24は各チャネル領域のチャネル長方向の一部にのみ
設けられており、これらは各メモリセル11のフローティ
ングゲート電極を構成している。さらに第２図中、各チ
ャネル領域のチャネル長方向の全体を覆いかつ横方向に
配置された複数の電極24上に渡って第２層目の多結晶シ
リコン層で構成された電極25が絶縁膜を介して形成され
ている。これらの電極25は各メモリセル11のコントロー
ルゲート電極と行線14を構成している。
すなわち、このメモリは直列接続されたそれぞれ４個の
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
Ｎ＋型領域21Aもしくは21Bからなるソース線13に接続す
ると共に、各メモリセル11のコントロールゲート電極を
電極25で構成された行線14に接続するようにしたもので
ある。
メモリセル11で各直列回路10を構成し、各直列回路10の
一端を金属配線23からなるビット線12に接続し、他端を
Ｎ＋型領域21Aもしくは21Bからなるソース線13に接続す
ると共に、各メモリセル11のコントロールゲート電極を
電極25で構成された行線14に接続するようにしたもので
ある。
次に上記構成でなるメモリの動作について説明する。
まず、データ書込み時の動作を第５図のタイミングチャ
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14のうち、選
択セルのコントロールゲート電極が接続されている行線
のみに１０Ｖの電圧が印加され、残り３本の行線には20
Ｖの電圧が印加される。なお、他の各４本の行線は全て
０Ｖにされている。ここで例えば、選択すべきセルを含
む直列回路10がビット線121と４本の行線1411〜1441に
接続されたものであり、かつ選択すべきセルが行線1421
に接続されたものであるとき、４本の行線1411〜1441う
ち行線1421のみに１０Ｖの電圧が印加され、残り３本の
行線には２０Ｖの電圧が印加される。また、このデータ
書込みモード時では対応するビット線121には書込みデ
ータに基づいて異なる２種類の電圧が印加される。例え
ば“１”のデータを書込む場合には１０Ｖの電圧が、他
方、“０”のデータを書込む場合には０Ｖの電圧がビッ
ト線121に印加される。このとき全てのソース線13は０
Ｖに設定される。
ートを用いて説明する。このときは選択すべきセルを含
む直列回路10に接続されている４本の行線14のうち、選
択セルのコントロールゲート電極が接続されている行線
のみに１０Ｖの電圧が印加され、残り３本の行線には20
Ｖの電圧が印加される。なお、他の各４本の行線は全て
０Ｖにされている。ここで例えば、選択すべきセルを含
む直列回路10がビット線121と４本の行線1411〜1441に
接続されたものであり、かつ選択すべきセルが行線1421
に接続されたものであるとき、４本の行線1411〜1441う
ち行線1421のみに１０Ｖの電圧が印加され、残り３本の
行線には２０Ｖの電圧が印加される。また、このデータ
書込みモード時では対応するビット線121には書込みデ
ータに基づいて異なる２種類の電圧が印加される。例え
ば“１”のデータを書込む場合には１０Ｖの電圧が、他
方、“０”のデータを書込む場合には０Ｖの電圧がビッ
ト線121に印加される。このとき全てのソース線13は０
Ｖに設定される。
ここで行線1421を除く３本の行線1411，1431，1441に印
加された２０Ｖの電圧がコントロールゲート電極に供給
される３個のメモリセル11はそれぞれ充分にオン状態に
なる。このため、選択セルのソース，ドレイン領域には
ビット線121とソース線131それぞれの電圧がほぼそのま
ま印加される。このとき、ビット線121に１０Ｖの電圧
が印加されているならば、上記選択セルのソース領域か
らドレイン領域に向かって電子が走行する。そして、特
にドレイン領域の近傍に生じる空乏層に電界が集中し、
これにより電子が加速されて前記第３図中の基板20の表
面から絶縁膜のエネルギー障壁を越えるに十分なエネル
ギーが与えられる。このような電子はホット・エレクト
ロンと呼ばれ、この電子は１０Ｖの高電圧に設定されて
いる選択セルのコントロールゲート電極に引かれてフロ
ーティングゲート電極に飛び込み、ここに捕獲される。
この結果、選択セルのフローティングゲート電極が負に
帯電し、コントロールゲート電極下部の閾値電圧が上昇
して高くなる。他方、ビット線121に０Ｖの電圧が印加
されているならば、上記のような電子の走行は発生せ
ず、閾値電圧は元の低い状態のままである。なお、この
データ書込み時に全てのソース線13は基本的には０Ｖに
設定されるのであるが、０Ｖよりわずかに高い０．５Ｖ
や１Ｖに設定しても問題はない。
加された２０Ｖの電圧がコントロールゲート電極に供給
される３個のメモリセル11はそれぞれ充分にオン状態に
なる。このため、選択セルのソース，ドレイン領域には
ビット線121とソース線131それぞれの電圧がほぼそのま
ま印加される。このとき、ビット線121に１０Ｖの電圧
が印加されているならば、上記選択セルのソース領域か
らドレイン領域に向かって電子が走行する。そして、特
にドレイン領域の近傍に生じる空乏層に電界が集中し、
これにより電子が加速されて前記第３図中の基板20の表
面から絶縁膜のエネルギー障壁を越えるに十分なエネル
ギーが与えられる。このような電子はホット・エレクト
ロンと呼ばれ、この電子は１０Ｖの高電圧に設定されて
いる選択セルのコントロールゲート電極に引かれてフロ
ーティングゲート電極に飛び込み、ここに捕獲される。
この結果、選択セルのフローティングゲート電極が負に
帯電し、コントロールゲート電極下部の閾値電圧が上昇
して高くなる。他方、ビット線121に０Ｖの電圧が印加
されているならば、上記のような電子の走行は発生せ
ず、閾値電圧は元の低い状態のままである。なお、この
データ書込み時に全てのソース線13は基本的には０Ｖに
設定されるのであるが、０Ｖよりわずかに高い０．５Ｖ
や１Ｖに設定しても問題はない。
一方、０Ｖの電圧が印加される行線に接続された非選択
の直列回路内の各セルは動作せず、その状態は変化しな
い。
の直列回路内の各セルは動作せず、その状態は変化しな
い。
次にデータ読出し時の動作を第６図のタイミングチャー
トを用いて説明する。このとき、選択すべきセルを含む
直列回路10に接続されている４本の行線14のうち、選択
セルのコントロールゲート電極が接続されている行線の
みに２Ｖの電圧が印加され、残り３本の行線には７Ｖの
電圧が印加される。なお、他の各４本の行線は全て０Ｖ
にされている。ここで例えば上記読出しモードの時と同
様に、選択すべきセルを含む直列回路10がビット線121
と４本の行線1411〜1441に接続されたものであり、かつ
選択すべきセルが行線1421に接続されたものであるとす
ると、４本の行線1411〜1441うち行線1421のみに２Ｖの
電圧が印加され、残り３本の行線には７Ｖの電圧が印加
される。ここで各メモリセル11は予めデータの書込み時
のデータ書込み状態に応じてそれぞれフローティングゲ
ート電極下部のチャネル領域の閾値電圧が設定されてお
り、上記２Ｖの電圧は例えば消去状態のままの低い閾値
電圧よりも高くかつ例えば“１”が書込まれた後の高い
閾値電圧よりも低い電圧であり、上記７Ｖの電圧は
“１”が書込まれた後の高い閾値電圧よりも充分に高い
電圧である。従って、このような電圧が４本の行線1411
〜1441に印加されることにより、行線1421を除く３本の
行線1411，1431，1441にコントロールゲート電極が接続
されている３個のメモリセル11が充分にオン状態にな
る。他方、行線1421にコントロールゲート電極が接続さ
れている選択セルはそのフローティングゲート電極下部
のチャネル領域の閾値電圧に応じてオン，オフ状態が決
定される。
トを用いて説明する。このとき、選択すべきセルを含む
直列回路10に接続されている４本の行線14のうち、選択
セルのコントロールゲート電極が接続されている行線の
みに２Ｖの電圧が印加され、残り３本の行線には７Ｖの
電圧が印加される。なお、他の各４本の行線は全て０Ｖ
にされている。ここで例えば上記読出しモードの時と同
様に、選択すべきセルを含む直列回路10がビット線121
と４本の行線1411〜1441に接続されたものであり、かつ
選択すべきセルが行線1421に接続されたものであるとす
ると、４本の行線1411〜1441うち行線1421のみに２Ｖの
電圧が印加され、残り３本の行線には７Ｖの電圧が印加
される。ここで各メモリセル11は予めデータの書込み時
のデータ書込み状態に応じてそれぞれフローティングゲ
ート電極下部のチャネル領域の閾値電圧が設定されてお
り、上記２Ｖの電圧は例えば消去状態のままの低い閾値
電圧よりも高くかつ例えば“１”が書込まれた後の高い
閾値電圧よりも低い電圧であり、上記７Ｖの電圧は
“１”が書込まれた後の高い閾値電圧よりも充分に高い
電圧である。従って、このような電圧が４本の行線1411
〜1441に印加されることにより、行線1421を除く３本の
行線1411，1431，1441にコントロールゲート電極が接続
されている３個のメモリセル11が充分にオン状態にな
る。他方、行線1421にコントロールゲート電極が接続さ
れている選択セルはそのフローティングゲート電極下部
のチャネル領域の閾値電圧に応じてオン，オフ状態が決
定される。
また、このデータ読出し時には対応するビット線121の
みに１Ｖの読み出し電圧が印加される。ここで上記選択
セルのフローティングゲート電極下部のチャネル領域の
閾値電圧が低くされており、前記行線1421の電圧でオン
状態にされるならば、ビット線121に印加された１Ｖの
読み出し電圧は上記直列回路10を介して０Ｖのソース線
131に放電される。他方、閾値電圧が高くされており、
前記行線1421の電圧が印加されてもオフ状態のままであ
るならば、ビット線121に印加された１Ｖの読み出し電
圧はそのまま維持される。このようにビット線12の電圧
は選択セルのフローティングゲート電極下部のチャネル
領域の閾値電圧の高低に応じて異なり、その電位差をビ
ット線12に接続されている図示しないセンスアンプ回路
で増幅することにより、論理的な“１”，“０”の判定
を行なう。なお、非選択セルに接続された行線14に印加
される電圧は５Ｖ〜１０Ｖの範囲で設定されるが、通常
７Ｖ程度に設定することが特性上及び信頼性上から好ま
しい。
みに１Ｖの読み出し電圧が印加される。ここで上記選択
セルのフローティングゲート電極下部のチャネル領域の
閾値電圧が低くされており、前記行線1421の電圧でオン
状態にされるならば、ビット線121に印加された１Ｖの
読み出し電圧は上記直列回路10を介して０Ｖのソース線
131に放電される。他方、閾値電圧が高くされており、
前記行線1421の電圧が印加されてもオフ状態のままであ
るならば、ビット線121に印加された１Ｖの読み出し電
圧はそのまま維持される。このようにビット線12の電圧
は選択セルのフローティングゲート電極下部のチャネル
領域の閾値電圧の高低に応じて異なり、その電位差をビ
ット線12に接続されている図示しないセンスアンプ回路
で増幅することにより、論理的な“１”，“０”の判定
を行なう。なお、非選択セルに接続された行線14に印加
される電圧は５Ｖ〜１０Ｖの範囲で設定されるが、通常
７Ｖ程度に設定することが特性上及び信頼性上から好ま
しい。
次に全てのメモリセルを消去する時の動作を第７図のタ
イミングチャートを用いて説明する。このときには全て
の行線14に２０Ｖの電圧が印加され、全てのビット線12
に１５Ｖの電圧が印加され、さらに全てのソース線13に
１５Ｖの電圧が印加される。これにより、各メモリセル
11のフローティングゲート電極に蓄積されていた電子
が、高電圧に設定されているそれぞれのドレイン領域側
から抜き取られ、これにより各セルのフローティングゲ
ート電極下部のチャネル領域の閾値電圧が低下する。
イミングチャートを用いて説明する。このときには全て
の行線14に２０Ｖの電圧が印加され、全てのビット線12
に１５Ｖの電圧が印加され、さらに全てのソース線13に
１５Ｖの電圧が印加される。これにより、各メモリセル
11のフローティングゲート電極に蓄積されていた電子
が、高電圧に設定されているそれぞれのドレイン領域側
から抜き取られ、これにより各セルのフローティングゲ
ート電極下部のチャネル領域の閾値電圧が低下する。
このように上記実施例のメモリでは１ビット毎にデータ
の読出し及び書込みを行なうことができ、しかも全セル
一括した消去を行なうことができる。ところで、メモリ
セルアレイを構成するに当り、従来では１ビット毎に１
本のビット線を必要としていたが、上記実施例の場合に
は４個のメモリセルを直列接続しているので４個のセル
に対し１本のビット線で済む。このため、配線本数を従
来よりも大幅に削減することができる。さらに、セルと
ビット線とを接続するためのコンタクトホールは４ビッ
トのセルに対して１個設ければよい。このため高密度Ｅ
ＰＲＯＭを容易に実現することができる。また、コンタ
クトの数の削減により、製造歩留りの向上が期待でき
る。
の読出し及び書込みを行なうことができ、しかも全セル
一括した消去を行なうことができる。ところで、メモリ
セルアレイを構成するに当り、従来では１ビット毎に１
本のビット線を必要としていたが、上記実施例の場合に
は４個のメモリセルを直列接続しているので４個のセル
に対し１本のビット線で済む。このため、配線本数を従
来よりも大幅に削減することができる。さらに、セルと
ビット線とを接続するためのコンタクトホールは４ビッ
トのセルに対して１個設ければよい。このため高密度Ｅ
ＰＲＯＭを容易に実現することができる。また、コンタ
クトの数の削減により、製造歩留りの向上が期待でき
る。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみには２Ｖの電圧を印
加し、残り３本の行線には７Ｖの電圧を印加する場合に
ついて説明したが、これらの電圧の設定はメモリセル11
の“１”，“０”に対応した閾値電圧に応じて設定され
るべきである。さらにビット線12に印加される１Ｖの読
出し電圧は必要に応じて変えることができる。なお、こ
の読出し電圧は、いわゆるソフトライト現象（読出しモ
ード時における弱い書込み）を抑制するためにはできる
だけ低く設定することが好ましい。
種々の変形が可能であることはいうまでもない。例えば
上記実施例において、データ読出し時に４本の行線14の
うち選択セルが接続された行線のみには２Ｖの電圧を印
加し、残り３本の行線には７Ｖの電圧を印加する場合に
ついて説明したが、これらの電圧の設定はメモリセル11
の“１”，“０”に対応した閾値電圧に応じて設定され
るべきである。さらにビット線12に印加される１Ｖの読
出し電圧は必要に応じて変えることができる。なお、こ
の読出し電圧は、いわゆるソフトライト現象（読出しモ
ード時における弱い書込み）を抑制するためにはできる
だけ低く設定することが好ましい。
さらに上記実施例において、データ書込みモード時に４
本の行線14のうち選択セルが接続された行線のみに１０
Ｖの電圧を印加し、残り３本の行線には２０Ｖの電圧を
印加する場合について説明したが、これは選択セルのフ
ローティングゲート電極に十分な量の電子が注入され、
かつ非選択セルが３極管動作するような高い電圧であれ
ばよい。
本の行線14のうち選択セルが接続された行線のみに１０
Ｖの電圧を印加し、残り３本の行線には２０Ｖの電圧を
印加する場合について説明したが、これは選択セルのフ
ローティングゲート電極に十分な量の電子が注入され、
かつ非選択セルが３極管動作するような高い電圧であれ
ばよい。
また上記実施例のメモリでは４個のメモリセルを直列接
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
１６個、３２個等の数のメモリセルを直列接続して使用
するようにすれば、配線本数とビット線に対するコンタ
クトホール数の大幅な削減が実現できる。例えば、８個
のメモリセルを直列接続して直列回路10を構成する場合
にはビット線とソース線の本数が従来メモリの１／８に
減少し、ビット線に対するコンタクトホールの数も１／
８に減少する。これにより集積度が向上し、価格の大幅
な低減が実現される。
続して直列回路10を構成する場合について説明したが、
これは２個以上であればよく、４個の他に８個もしくは
１６個、３２個等の数のメモリセルを直列接続して使用
するようにすれば、配線本数とビット線に対するコンタ
クトホール数の大幅な削減が実現できる。例えば、８個
のメモリセルを直列接続して直列回路10を構成する場合
にはビット線とソース線の本数が従来メモリの１／８に
減少し、ビット線に対するコンタクトホールの数も１／
８に減少する。これにより集積度が向上し、価格の大幅
な低減が実現される。
さらに上記実施例では行線14を多結晶シリコンで構成す
る場合について説明したが、これは高融点金属シリサイ
ド、例えばモリブデン・シリサイド、チタン・シリサイ
ドもしくは高融点金属で構成するようにしてもよい。ま
たソース線13は拡散領域で構成する場合について説明し
たが、これはアルミニユーム等の金属配線を用いるよう
にしてもよい。
る場合について説明したが、これは高融点金属シリサイ
ド、例えばモリブデン・シリサイド、チタン・シリサイ
ドもしくは高融点金属で構成するようにしてもよい。ま
たソース線13は拡散領域で構成する場合について説明し
たが、これはアルミニユーム等の金属配線を用いるよう
にしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、配線の本数並び
にビット線に対するコンタクトホールの数を削減するこ
とにより高密度化が実現できる不揮発性半導体メモリを
提供することができる。
にビット線に対するコンタクトホールの数を削減するこ
とにより高密度化が実現できる不揮発性半導体メモリを
提供することができる。
第１図はこの発明の一実施例のメモリのメモリセルアレ
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図ないし第７図はそれぞれ上記実施例メ
モリのタイミングチャート、第８図は従来メモリのメモ
リセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……ソース線、14……行線、20……基板、21，21A，2
1B，21C……Ｎ＋型領域、22……コンタクトホール、23
……金属配線、24，25……電極。
イ部分の等価回路図、第２図は上記第１図回路を半導体
チップ上に実現した場合の素子構造を示すパターン平面
図、第３図及び第４図はそれぞれ上記第２図素子の一部
の断面図、第５図ないし第７図はそれぞれ上記実施例メ
モリのタイミングチャート、第８図は従来メモリのメモ
リセルアレイ部分の等価回路図である。 10……直列回路、11……メモリセル、12……ビット線、
13……ソース線、14……行線、20……基板、21，21A，2
1B，21C……Ｎ＋型領域、22……コンタクトホール、23
……金属配線、24，25……電極。
Claims (5)
- 【請求項１】チャネル領域の一部に設けられたフローテ
ィングゲート電極と、このフローティングゲート電極上
及びフローティングゲート電極が設けられてないチャネ
ル領域上にわたって設けられたコントロールゲート電極
とを有する不揮発性トランジスタからなるメモリセルが
２個以上直列接続されかつ行列状に配置された複数個の
直列回路と、 上記複数個の直列回路のうち同一列に配置された各直列
回路それぞれの一端が共通に接続されたビット線と、 上記複数個の直列回路のうち同一行に配置された各直列
回路に対して共通に設けられ、これら各直列回路を構成
するメモリセルのコントロールゲート電極にそれぞれ接
続された複数の行線と、 上記複数個の直列回路の１個の直列回路内の１個のメモ
リセルを選択するために上記ビット線及び行線に対して
選択的に電圧を供給するものであって、選択されるメモ
リセルが接続された行線には第１の電圧を供給し、選択
されるメモリセルを含む１個の直列回路内の他のメモリ
セルが接続された残りの行線にはそれぞれ第２の電圧を
供給し、それ以外の各行線にはこれらに接続されたメモ
リセルが動作しないような第３の電圧を供給する手段 とを具備したことを特徴とする不揮発性半導体メモリ。 - 【請求項２】前記第１の電圧に比べて前記第２の電圧が
大きくされ、かつ前記第３の電圧が０Ｖにされている特
許請求の範囲第１項に記載の不揮発性半導体メモリ。 - 【請求項３】前記複数の行線のそれぞれが多結晶シリコ
ンで構成されている特許請求の範囲第１項に記載の不揮
発性半導体メモリ。 - 【請求項４】前記複数の行線のそれぞれが高融点金属シ
リサイドで構成されている特許請求の範囲第１項に記載
の不揮発性半導体メモリ。 - 【請求項５】前記複数の行線のそれぞれが高融点金属で
構成されている特許請求の範囲第１項に記載の不揮発性
半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142587A JPH0644612B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10142587A JPH0644612B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63266885A JPS63266885A (ja) | 1988-11-02 |
| JPH0644612B2 true JPH0644612B2 (ja) | 1994-06-08 |
Family
ID=14300351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142587A Expired - Lifetime JPH0644612B2 (ja) | 1987-04-24 | 1987-04-24 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242051B2 (en) | 2005-05-20 | 2007-07-10 | Silicon Storage Technology, Inc. | Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206165A (ja) * | 1982-05-26 | 1983-12-01 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPS60182162A (ja) * | 1984-02-28 | 1985-09-17 | Nec Corp | 不揮発性半導体メモリ |
-
1987
- 1987-04-24 JP JP10142587A patent/JPH0644612B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63266885A (ja) | 1988-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |