JPH0582611A - 論理回路のレイアウトパターン検証方法 - Google Patents
論理回路のレイアウトパターン検証方法Info
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- JPH0582611A JPH0582611A JP3221651A JP22165191A JPH0582611A JP H0582611 A JPH0582611 A JP H0582611A JP 3221651 A JP3221651 A JP 3221651A JP 22165191 A JP22165191 A JP 22165191A JP H0582611 A JPH0582611 A JP H0582611A
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- JP
- Japan
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- gate
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- G—PHYSICS
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Evolutionary Computation (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 線路抵抗の相違までも考慮し、その影響を受
けず、またアナログシュミレータが変更された場合でも
対応し得る論理回路のレイアウトパターン検証方法を提
供する。 【構成】 レイアウトパターンより抽出された寄生容量
及び寄生抵抗を用いてπ型等価回路を求め、立上がり時
はＰＭＯＳトランジスタ、立下がり時はＮＭＯＳトラン
ジスタ構成及びＷ／Ｌより電流源の接続を求め、π型等
価回路と電流源より節点方程式を構成し、節点方程式を
時間ステップで計算させることにより、各節点の電圧を
求め、各ゲートの入力電圧がスレッショルドレベルを越
えたか否かを判定し、ゲートの入力電圧がスレッショル
ドレベルを越えた時、それぞれのゲートの遅延時間を求
めて登録する。
けず、またアナログシュミレータが変更された場合でも
対応し得る論理回路のレイアウトパターン検証方法を提
供する。 【構成】 レイアウトパターンより抽出された寄生容量
及び寄生抵抗を用いてπ型等価回路を求め、立上がり時
はＰＭＯＳトランジスタ、立下がり時はＮＭＯＳトラン
ジスタ構成及びＷ／Ｌより電流源の接続を求め、π型等
価回路と電流源より節点方程式を構成し、節点方程式を
時間ステップで計算させることにより、各節点の電圧を
求め、各ゲートの入力電圧がスレッショルドレベルを越
えたか否かを判定し、ゲートの入力電圧がスレッショル
ドレベルを越えた時、それぞれのゲートの遅延時間を求
めて登録する。
Description
【０００１】
【産業上の利用分野】この発明は、論理集積回路装置等
のレイアウトパターンの検証方法に関する。
のレイアウトパターンの検証方法に関する。
【０００２】
【従来の技術】一般に、論理集積回路装置のレイアウト
設計において、寄生容量が発生する。この寄生容量の影
響でゲートの遅延容量が増大し、完成製品が誤動作を起
こすことがある。この誤動作の発生を防止するために、
従来は、回路上で特に遅延時間の影響が大きな配線につ
いては、予めリストアップしておき、マニュアル設計に
おいては配線を極力短くするように考慮したり、自動レ
イアウト設計においても、各種のパラメータを用いて配
線長に制限を加えるようにしている。しかし、全ての配
線に出力ゲートの種類の違いによる負荷容量の値の大小
に応じ配線長の制限を個々に行うことはほとんど不可能
なことであり、また相対的な遅延時間のコントロールは
大変困難な作業であった。一方、レイアウト設計後の寄
生容量の抽出ソフトウェアは、すでに市販されており、
容量値の算出は可能であるが、これを活用する手段がな
く、目視でチェックしなければならず、やはり多くの労
力を必要とするという問題があった。そこで、この問題
が解決し、レイアウト設計時の各種制限のみならず、レ
イアウト完成後の遅延時間による製品の誤動作を予測し
得るように、本願発明者は、基準ゲートに、回路シュミ
レータにより、負荷容量の複数の代表値を与え、対応す
る遅延時間を算出し、与えた負荷容量の代表値と求めた
遅延時間とから負荷容量対遅延時間の関数を作成する一
方、設計された被検証レイアウトパターンの寄生容量を
抽出し、各配線の駆動ゲートと抽出された寄生容量を前
記負荷容量対遅延時間の関数に適用し、基準ゲートにお
ける遅延時間を算出し、駆動ゲートのＷ／Ｌより遅延時
間の補正を行い、この補正された遅延時間を論理シュミ
レータへの入力フォーマットにデータ変換し、論理シュ
ミレータを動かすことにより、初期設計時の出力期待値
との比較を行うようにした論理回路のレイアウトパター
ン検証方法を創出し、すでに提案している。
設計において、寄生容量が発生する。この寄生容量の影
響でゲートの遅延容量が増大し、完成製品が誤動作を起
こすことがある。この誤動作の発生を防止するために、
従来は、回路上で特に遅延時間の影響が大きな配線につ
いては、予めリストアップしておき、マニュアル設計に
おいては配線を極力短くするように考慮したり、自動レ
イアウト設計においても、各種のパラメータを用いて配
線長に制限を加えるようにしている。しかし、全ての配
線に出力ゲートの種類の違いによる負荷容量の値の大小
に応じ配線長の制限を個々に行うことはほとんど不可能
なことであり、また相対的な遅延時間のコントロールは
大変困難な作業であった。一方、レイアウト設計後の寄
生容量の抽出ソフトウェアは、すでに市販されており、
容量値の算出は可能であるが、これを活用する手段がな
く、目視でチェックしなければならず、やはり多くの労
力を必要とするという問題があった。そこで、この問題
が解決し、レイアウト設計時の各種制限のみならず、レ
イアウト完成後の遅延時間による製品の誤動作を予測し
得るように、本願発明者は、基準ゲートに、回路シュミ
レータにより、負荷容量の複数の代表値を与え、対応す
る遅延時間を算出し、与えた負荷容量の代表値と求めた
遅延時間とから負荷容量対遅延時間の関数を作成する一
方、設計された被検証レイアウトパターンの寄生容量を
抽出し、各配線の駆動ゲートと抽出された寄生容量を前
記負荷容量対遅延時間の関数に適用し、基準ゲートにお
ける遅延時間を算出し、駆動ゲートのＷ／Ｌより遅延時
間の補正を行い、この補正された遅延時間を論理シュミ
レータへの入力フォーマットにデータ変換し、論理シュ
ミレータを動かすことにより、初期設計時の出力期待値
との比較を行うようにした論理回路のレイアウトパター
ン検証方法を創出し、すでに提案している。
【０００３】
【発明が解決しようとする課題】上記提案の論理回路の
レイアウトパターン検証方法は、製品の回路設計とレイ
アウト設計を含めた設計マージンを正確に予測すること
ができ、また、レイアウトパターンの設計評価を正確に
なせるので、問題があれば、実際に製品を製造せずと
も、即フィードバックできるので、従来よりも初期設計
から製品出荷までの期間が大幅に短縮できるようになっ
た。しかし、例えば図６に示すゲートＧ１、Ｇ２、Ｇ３
を考えると、いずれも各ゲートの遅延時間を同一で扱っ
ているが、実際は同一配線でも遅延時間は線路抵抗によ
る影響で相違するので、その分検証誤差を招くし、ま
た、アナログシュミレータパラメータの変更された場合
に、その都度、負荷容量対遅延時間関数を作り直す必要
があるという問題が残されていた。
レイアウトパターン検証方法は、製品の回路設計とレイ
アウト設計を含めた設計マージンを正確に予測すること
ができ、また、レイアウトパターンの設計評価を正確に
なせるので、問題があれば、実際に製品を製造せずと
も、即フィードバックできるので、従来よりも初期設計
から製品出荷までの期間が大幅に短縮できるようになっ
た。しかし、例えば図６に示すゲートＧ１、Ｇ２、Ｇ３
を考えると、いずれも各ゲートの遅延時間を同一で扱っ
ているが、実際は同一配線でも遅延時間は線路抵抗によ
る影響で相違するので、その分検証誤差を招くし、ま
た、アナログシュミレータパラメータの変更された場合
に、その都度、負荷容量対遅延時間関数を作り直す必要
があるという問題が残されていた。
【０００４】この発明は、上記問題点に着目してなされ
たものであって、同一配線でも、線路抵抗の相違までも
考慮してその影響を受けず、またアナログシュミレータ
のパラメータが変更された場合でも、対応し得る論理回
路のレイアウトパターン検証方法を提供することを目的
としている。
たものであって、同一配線でも、線路抵抗の相違までも
考慮してその影響を受けず、またアナログシュミレータ
のパラメータが変更された場合でも、対応し得る論理回
路のレイアウトパターン検証方法を提供することを目的
としている。
【０００５】
【課題を解決するための手段及び作用】この発明の論理
回路のレイアウトパターン検証方法は、レイアウトパタ
ーンより抽出された寄生容量及び寄生抵抗を用いてπ型
等価回路を求める過程と、立上がり時はＰＭＯＳトラン
ジスタ、立下がり時はＮＭＯＳトランジスタ構成及びＷ
／Ｌより電流源の接続を求め、次に、π型等価回路と電
流源より節点方程式を構成し、節点方程式を時間ステッ
プで計算させることにより、各節点の電圧を求め、さら
に、各ゲートの入力電圧がスレッショルドレベルを越え
たか否かを判定し、ゲートの入力電圧がスレッショルド
レベルを越えた時、それぞれのゲートの遅延時間を求め
て登録するようにしている。
回路のレイアウトパターン検証方法は、レイアウトパタ
ーンより抽出された寄生容量及び寄生抵抗を用いてπ型
等価回路を求める過程と、立上がり時はＰＭＯＳトラン
ジスタ、立下がり時はＮＭＯＳトランジスタ構成及びＷ
／Ｌより電流源の接続を求め、次に、π型等価回路と電
流源より節点方程式を構成し、節点方程式を時間ステッ
プで計算させることにより、各節点の電圧を求め、さら
に、各ゲートの入力電圧がスレッショルドレベルを越え
たか否かを判定し、ゲートの入力電圧がスレッショルド
レベルを越えた時、それぞれのゲートの遅延時間を求め
て登録するようにしている。
【０００６】この発明のパターンレイアウト評価方法で
は、配線抵抗を評価対象に含めている。そのため、配線
抵抗の相違による遅延時間の差も算出できる。等価回路
としては、分布定数回路にするのが適当であるが、ＩＣ
内部のレイアウトでは、配線路の材質の変化（アルミ配
線、ポリシリコン配線等）や複数分岐等がランダムに発
生するため、解析解を求めるよりもπ型（またＴ型）等
価回路に置き換え、数値解析を行う方がプログラムが簡
単になる。
は、配線抵抗を評価対象に含めている。そのため、配線
抵抗の相違による遅延時間の差も算出できる。等価回路
としては、分布定数回路にするのが適当であるが、ＩＣ
内部のレイアウトでは、配線路の材質の変化（アルミ配
線、ポリシリコン配線等）や複数分岐等がランダムに発
生するため、解析解を求めるよりもπ型（またＴ型）等
価回路に置き換え、数値解析を行う方がプログラムが簡
単になる。
【０００７】また、ドライブゲートの駆動能力を負荷容
量対遅延時間等の対応表にアナログシュミレータで計算
させた場合、一部のトランジスタパラメータを変更して
も、再び対応関係を計算させなければならないため、フ
レキシブル性に欠点を持つことになるところから、この
発明のパターンレイアウト検証方法では、トランジスタ
モデルを大幅に省略することにより、モデルパラメータ
をそのまま用いて駆動能力を計算させても、計算時間を
長くすることなくＩＣ内部程度の解析を数％の誤差で補
足することができる。
量対遅延時間等の対応表にアナログシュミレータで計算
させた場合、一部のトランジスタパラメータを変更して
も、再び対応関係を計算させなければならないため、フ
レキシブル性に欠点を持つことになるところから、この
発明のパターンレイアウト検証方法では、トランジスタ
モデルを大幅に省略することにより、モデルパラメータ
をそのまま用いて駆動能力を計算させても、計算時間を
長くすることなくＩＣ内部程度の解析を数％の誤差で補
足することができる。
【０００８】
【実施例】以下、実施例により、この発明をさらに詳細
に説明する。図１は、この発明のレイアウトパターン検
証方法を示す過程図である。先ずステップＳＴ１で、レ
イアウトパターンから寄生容量、寄生抵抗を抽出する。
そして、π型等価回路による節点方程式を導出する（ス
テップＳＴ２）。例えば、図２に示すゲートＧＡ1 、Ｇ
Ａ2 及び配線路Ｐから図２、図３に示すπ型等価回路を
得る。次に、予め既知のスパイスパラメータを読み込み
（ステップＳＴ３）、電流源の計算式を生成する（ステ
ップＳＴ４）。今、例えば、図５の（ａ）に示すＮ型Ｍ
ＯＳＦＥＴモデルを考えると、これを図５の（ｂ）に示
すような、電流ＩD の電流源に近似する。電流ＩD はア
ナログシュミレーション内の計算式をそのまま用いる。
また、図５の（ａ）のモデル内の容量Ｃは配線路寄生容
量としてのπ型回路にそのまま加算する。また、立上が
り時は、Ｐ型ＭＯＳＦＥＴの構成、つまりＰＭＯＳＦＥ
Ｔモデルのパラメータ（図３）を、立下がり時にはＮ型
ＭＯＳＦＥＴの構成及びＷ／Ｌより電流源の接続を求め
る（図４）。そして、上記で求めたπ型等価回路と電流
源より節点方程式を構成する（図２の場合Ｖa、Ｖb、Ｖ
c 、Ｖd）。そして、この節点方程式を時間ステップ毎
に計算し、各節点の電圧を求める（ステップＳＴ５）。
そして、各節点電圧がスレッショルド電圧（例えば１／
２・ＶDD）を越えたか否かを判定し（ステップＳＴ
６）、越えていなければ、時間をステップさせて（ステ
ップＳＴ７）、ステップＳＴ５に戻り、次の計算を行
う。そして、ステップＳＴ５〜ステップＳＴ７の処理を
繰り返す。ゲートの入力節点電圧がスレッショルド電圧
を越えると、ステップＳＴ６の判定がＹＥＳとなり、そ
の時点の時間を、そのゲートの遅延時間として登録する
（ステップＳＴ８）。この処理を、評価対象とする全て
のゲートについて行うと、配線抵抗が考慮された各遅延
時間が登録されることになり、この登録遅延時間に対し
て所要の検証を行うことにより、レイアウトパターンを
正しく評価することができる。
に説明する。図１は、この発明のレイアウトパターン検
証方法を示す過程図である。先ずステップＳＴ１で、レ
イアウトパターンから寄生容量、寄生抵抗を抽出する。
そして、π型等価回路による節点方程式を導出する（ス
テップＳＴ２）。例えば、図２に示すゲートＧＡ1 、Ｇ
Ａ2 及び配線路Ｐから図２、図３に示すπ型等価回路を
得る。次に、予め既知のスパイスパラメータを読み込み
（ステップＳＴ３）、電流源の計算式を生成する（ステ
ップＳＴ４）。今、例えば、図５の（ａ）に示すＮ型Ｍ
ＯＳＦＥＴモデルを考えると、これを図５の（ｂ）に示
すような、電流ＩD の電流源に近似する。電流ＩD はア
ナログシュミレーション内の計算式をそのまま用いる。
また、図５の（ａ）のモデル内の容量Ｃは配線路寄生容
量としてのπ型回路にそのまま加算する。また、立上が
り時は、Ｐ型ＭＯＳＦＥＴの構成、つまりＰＭＯＳＦＥ
Ｔモデルのパラメータ（図３）を、立下がり時にはＮ型
ＭＯＳＦＥＴの構成及びＷ／Ｌより電流源の接続を求め
る（図４）。そして、上記で求めたπ型等価回路と電流
源より節点方程式を構成する（図２の場合Ｖa、Ｖb、Ｖ
c 、Ｖd）。そして、この節点方程式を時間ステップ毎
に計算し、各節点の電圧を求める（ステップＳＴ５）。
そして、各節点電圧がスレッショルド電圧（例えば１／
２・ＶDD）を越えたか否かを判定し（ステップＳＴ
６）、越えていなければ、時間をステップさせて（ステ
ップＳＴ７）、ステップＳＴ５に戻り、次の計算を行
う。そして、ステップＳＴ５〜ステップＳＴ７の処理を
繰り返す。ゲートの入力節点電圧がスレッショルド電圧
を越えると、ステップＳＴ６の判定がＹＥＳとなり、そ
の時点の時間を、そのゲートの遅延時間として登録する
（ステップＳＴ８）。この処理を、評価対象とする全て
のゲートについて行うと、配線抵抗が考慮された各遅延
時間が登録されることになり、この登録遅延時間に対し
て所要の検証を行うことにより、レイアウトパターンを
正しく評価することができる。
【０００９】
【発明の効果】この発明によれば、レイアウトパターン
より抽出された寄生容量及び寄生抵抗を用いてπ型等価
回路を求める過程と、立上がり時はＰＭＯＳトランジス
タ、立下がり時はＮＭＯＳトランジスタ構成及びＷ／Ｌ
より電流源の接続を求め、次にπ型等価回路と電流源よ
り節点方程式を構成し、節点方程式を時間ステップで計
算させることにより、各節点の電圧を求め、さらに、各
ゲートの入力電圧がスレッショルドレベルを越えたか否
かを判定し、ゲートの入力電圧がスレッショルドレベル
を越えた時、それぞれのゲートの遅延時間を求めて登録
するようにしているので、配線抵抗の相違による遅延時
間の相違も含めた評価を行うことができる。また、トラ
ンジスタのモデルパラメータをそのまま用いて駆動能力
を計算させても、計算能力を長くすることなく、短時間
で評価することができる。
より抽出された寄生容量及び寄生抵抗を用いてπ型等価
回路を求める過程と、立上がり時はＰＭＯＳトランジス
タ、立下がり時はＮＭＯＳトランジスタ構成及びＷ／Ｌ
より電流源の接続を求め、次にπ型等価回路と電流源よ
り節点方程式を構成し、節点方程式を時間ステップで計
算させることにより、各節点の電圧を求め、さらに、各
ゲートの入力電圧がスレッショルドレベルを越えたか否
かを判定し、ゲートの入力電圧がスレッショルドレベル
を越えた時、それぞれのゲートの遅延時間を求めて登録
するようにしているので、配線抵抗の相違による遅延時
間の相違も含めた評価を行うことができる。また、トラ
ンジスタのモデルパラメータをそのまま用いて駆動能力
を計算させても、計算能力を長くすることなく、短時間
で評価することができる。
【００１０】この発明に代わる他の手法として、全体の
アナログシュミレーションを行うことも考え得るが、配
線路のみでなく、ゲート内部のトランジスタまで等価回
路に置き換えてしまうため、ＩＣチップのシュミレーシ
ョンでは非常に大きな節点方程式を解かなくてはならな
いため、大変大きなコンピュータ能力を必要とするが、
この発明の検証方法では、各配線ノード単位の小規模な
方程式に分離できる。これにより非周期に並列処理が可
能となり、高速化が実現できるという利点がある。
アナログシュミレーションを行うことも考え得るが、配
線路のみでなく、ゲート内部のトランジスタまで等価回
路に置き換えてしまうため、ＩＣチップのシュミレーシ
ョンでは非常に大きな節点方程式を解かなくてはならな
いため、大変大きなコンピュータ能力を必要とするが、
この発明の検証方法では、各配線ノード単位の小規模な
方程式に分離できる。これにより非周期に並列処理が可
能となり、高速化が実現できるという利点がある。
【図１】この発明の論理回路のレイアウトパターン検証
方法を示す過程図である。
方法を示す過程図である。
【図２】同レイアウトパターン検証方法を説明するため
のゲート例を示す回路図である。
のゲート例を示す回路図である。
【図３】図２のゲート回路をπ型等価回路に変換した回
路例を示す図である。
路例を示す図である。
【図４】図２のゲート回路を他のπ型等価回路に変換し
た回路例を示す図である。
た回路例を示す図である。
【図５】Ｎ型ＭＯＳＦＥＴのモデルを電流源に変換する
例を示す回路図である。
例を示す回路図である。
【図６】従来のレイアウトパターン検証方法の問題点を
説明するための回路図である。
説明するための回路図である。
Claims (1)
- 【請求項１】レイアウトパターンより抽出された寄生容
量及び寄生抵抗を用いてπ型等価回路を求める過程と、 立上がり時はＰＭＯＳトランジスタ、立下がり時はＮＭ
ＯＳトランジスタ構成及びＷ／Ｌより電流源の接続を求
める過程と、 π型等価回路と電流源より節点方程式を構成する過程
と、 節点方程式を時間ステップで計算させることにより、各
節点の電圧を求める過程と、 各ゲートの入力電圧がスレッショルドレベルを越えたか
否かを判定し、ゲートの入力電圧がスレッショルドレベ
ルを越えた時、それぞれのゲートの遅延時間を求めて登
録する過程と、 からなることを特徴とする論理回路のレイアウトパター
ン検証方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221651A JPH0582611A (ja) | 1991-09-02 | 1991-09-02 | 論理回路のレイアウトパターン検証方法 |
| US07/935,994 US5381345A (en) | 1991-09-02 | 1992-08-27 | Logic-circuit layout pattern inspection method and logical simulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3221651A JPH0582611A (ja) | 1991-09-02 | 1991-09-02 | 論理回路のレイアウトパターン検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582611A true JPH0582611A (ja) | 1993-04-02 |
Family
ID=16770122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3221651A Pending JPH0582611A (ja) | 1991-09-02 | 1991-09-02 | 論理回路のレイアウトパターン検証方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5381345A (ja) |
| JP (1) | JPH0582611A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3207989B2 (ja) * | 1993-12-21 | 2001-09-10 | 三菱電機株式会社 | 遅延時間計算装置 |
| JPH07287051A (ja) * | 1994-04-20 | 1995-10-31 | Fujitsu Ltd | 論理シミュレータ用入力データ作成装置 |
| US5475605A (en) * | 1994-05-26 | 1995-12-12 | Cadence Design Systems, Inc. | Timing analysis for logic optimization using target library delay values |
| US5903469A (en) * | 1994-11-08 | 1999-05-11 | Synopsys, Inc. | Method of extracting layout parasitics for nets of an integrated circuit using a connectivity-based approach |
| US5828580A (en) * | 1994-11-08 | 1998-10-27 | Epic Design Technology, Inc. | Connectivity-based approach for extracting parasitic layout in an integrated circuit |
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| US5535146A (en) * | 1995-04-27 | 1996-07-09 | National Science Council Of R.O.C. | Method for producing a semiconductor device using logic simulation approach to simulate a multi-peak resonant tunneling diode-based electronic circuit and a large signal multi-peak resonant tunneling diode spice model employed therefore |
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| US6539509B1 (en) | 1996-05-22 | 2003-03-25 | Lsi Logic Corporation | Clock skew insensitive scan chain reordering |
| JPH1021274A (ja) * | 1996-06-28 | 1998-01-23 | Mitsubishi Electric Corp | 半導体回路論理検証装置 |
| US6167364A (en) * | 1998-04-17 | 2000-12-26 | Altera Corporation | Methods and apparatus for automatically generating interconnect patterns in programmable logic devices |
| US6279142B1 (en) | 1998-10-02 | 2001-08-21 | International Business Machines Corporation | Method of on-chip interconnect design |
| JP3676130B2 (ja) * | 1999-07-26 | 2005-07-27 | 松下電器産業株式会社 | 半導体集積回路の設計方法 |
| DE10103300B4 (de) * | 2001-01-25 | 2009-01-22 | Qimonda Ag | Verfahren zur Bestimmung von Widerständen und Kapazitäten eines Schaltplans, der eine elektrische Schaltung repräsentiert |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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