JPH0652784B2 - ゲートアレイ集積回路装置及びその製造方法 - Google Patents

ゲートアレイ集積回路装置及びその製造方法

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JPH0652784B2
JPH0652784B2 JP59258594A JP25859484A JPH0652784B2 JP H0652784 B2 JPH0652784 B2 JP H0652784B2 JP 59258594 A JP59258594 A JP 59258594A JP 25859484 A JP25859484 A JP 25859484A JP H0652784 B2 JPH0652784 B2 JP H0652784B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリを内蔵したゲートアレイ集積回路装
置、特に顧客に要望に応じて種々のビット・ワード構成
を実現することができるゲートアレイ集積回路装置及び
その製造方法に関する。
ゲートアレイ集積回路装置は、論理回路の基本単位とな
る多数のベーシックセル（例えば特開昭54-93375号公報
に開示されている様なもの）をアレイ状に形成した半導
体チップをあらかじめ用意しておき、顧客が希望する回
路に応じてベーシックセル間を接続する配線のみを変更
することで種々な論理回路ＬＳＩを短期間で供給できる
様にしたセミカスタムＬＳＩである。
〔従来の技術〕
この様なゲートアレイ集積回路装置に於いて、ＡＬＵ等
の演算回路を作ろうとすると理論回路と共にメモリ回路
が必要になる。ゲート・アレイ集積回路に於いてメモリ
を実現する方法の一つとして、ベーシックセルを組合わ
せてメモリを構成する方法がある。しかしながら、ベー
シックセルでメモリを構成しようとすると多数のベーシ
ックセルが必要となりベーシックセルの使用効率が悪
く、又メモリを小面積に作ることが難しい。
そこで、ベーシックセルアレイと共にメモリ専用領域を
同一半導体チップに形成した第１５図の様なゲートアレ
イ集積回路装置が提案されている。第１５図は従来のゲ
ートアレイ集積回路の半導体チップ上のレイアウトを示
す図である。図中、ＢＣＡはベーシックセルアレイ領
域、ＢＣはベーシックセルアレイ、Ｉ／Ｏは入出力バッ
ファセル、Ｍはメモリセルマトリクス、Ｓ・ＷＡはセン
スアンプ及びライトアンプ、ＳＥＬはコラムセレクタ、
ＣＢはクロックバッファ、ＡＢはアドレスレジスタ、Ｄ
ＥＣはワードデコーダである。
第１５図に於いては、ベーシックセル上の配線パターン
及びベーシックセル間を接続する配線パターンを変える
ことで種々な理論回路が実現され、理論回路内でメモリ
が必要な場合は、メモリマトリクスＭが使用される。こ
の場合、メモリセルマトリクスＭ内のトランジスタの配
置はメモリ専用に配置されているので、ベーシックセル
ＢＣを組合わせてメモリを作る場合に比較して小面積で
大容量のメモリを実現できる。
〔発明が解決しようとする問題点〕
しかしながら、従来のゲートアレイ集積回路装置ではメ
モリセルマトリクスＭのビット・ワード構成が固定であ
るため、ビット・ワード構成が異なる複数のメモリを構
成することは困難であった。例えば１６word×３２bit
のメモリセルマトリクスＭがあらかじめ用意されている
とする。この場合、１wordが３２bit以下のメモリ、例
えば１６word×２４bitのメモリを構成することは、一
部分のメモリセルマトリクスＭを使用しないことで実現
できる。しかしながら１６word×２４bitと１６word×
８bitのメモリが必要になったときには、一方のメモリ
はメモリセルマトリクスＭを用いて構成できても、その
構成のためにアドレスレジスタＡＢ、ローデコーダＤＥ
Ｃ、クロックバッファＣＢが全て使用されてしまうの
で、他方のメモリは多数のベーシックセルＢＣを組合わ
せて構成せざるを得なかった。
この様に従来のゲートアレイ集積回路装置では、メモリ
専用の領域を設けたとしても、顧客の要求に応じて種々
なビット・ワード構成のメモリを実現するのが困難であ
った。
〔問題点を解決するための手段〕
上述の問題は、複数のベーシックセルが配列されたベー
シックセルアレイ領域と、複数のメモリセルが配置され
たメモリセルマトリクス領域と、該メモリセルをアクセ
スするための少なくとも２組のアドレス入力回路及びデ
コーダとをマスタのパターンとして具備するゲートアレ
イ集積回路装置で達成できる。
また、複数のベーシックセルが配列されたベーシックセ
ルアレイ領域と、複数のメモリセルが配置されたメモリ
セルマトリクス領域と、該メモリセルをアクセスするた
めの少なくとも２組のアドレス入力回路及びデコーダと
をマスタのパターンとして具備する半導体チップをあら
かじめ形成する工程と、しかる後、所望の論理回路を構
成するために各ベーシックセル間を接続する配線を形成
する工程と、所望のビット・ワード構成に応じて前記メ
モリセルマトリクスのワード方向にワード線を分割、又
はビット方向にビット線を分割して、少なくとも第１，
第２のワード線群又はビット線群を形成し、それぞれを
前記アドレス入力回路と前記デコーダに接続してメモリ
を形成する工程とを有する半導体装置の製造方法によっ
ても達成される。
〔作用〕
すなわち本発明では、メモリセルマトリクス自体（例え
ば１６word×３２bit）は従来と同じものであるが、こ
れをアクセスするためのアドレス入力回路、デコーダを
２組あらかじめ半導体チップ上にマスタとして用意して
おく。そして、スライスの段階で顧客からの要求で例え
ば２４bit×１６wordのメモリと８bit×１６wordのメモ
リとが必要になった場合には、ワード線を分割して形成
する。つまり、ワード方向に２４個のメモリセルが接続
されるワード線群と８個のメモリセルが接続されるワー
ド線群とを形成し、それぞれをアドレス入力回路及びワ
ードデコーダに接続することによって、ビット・ワード
構成の異なる独立した２つのメモリを実現するのであ
る。
〔実施例〕
以下、図を参照して本発明の実施例１につき説明する。
第１図は本発明の一実施例であるゲートアレイ集積回路
装置の平面図、第２図は第１図のメモリ部分の構成を詳
細に示すブロック図である。図中、Ｍａ，Ｍｂはメモリ
セルマトリクス、ＳＥＬａ，ＳＥＬｂはコラムセレクタ
Ｓ・ＷＡａ，Ｓ・ＷＡｂはセンスアンプ及びライトアン
プ、ＤＥＣａ，ＤＥＣｂはワードデコーダ、ＡＢａ，Ａ
Ｂｂはアドレスレジスタ、ＣＢａ，ＣＢｂはクロックバ
ッファ、ＭＣはメモリセル、ＷＬ０〜ＷＬ15及びＷ
Ｌ０′〜ＷＬ15′はワード線、ＢＬ０〜ＢＬ63はビット
線、ＣＫａ，ＣＫｂはクロック信号、ＷＥａ，ＷＥｂは
ライトイネーブル信号、Ａ０〜Ａ４及びＡ０′〜Ａ４′
はアドレス、Ｉ０〜Ｉ31はライトデータ、Ｏ０〜Ｏ31は
リードデータである。
第１図の実施例に於てメモリセルマトリクスＭａ，Ｍｂ
は第１４図のメモリセルマトリクスＭと同じであり、セ
ンスアンプ及びライトランプＳ・ＷＡａ，Ｓ・ＷＡｂは
第１４図のＳ・ＷＡと、コラムセレクタＳＥＬａ，ＳＥ
Ｌｂは第１５図のＳＥＬと同じものである。本実施例に
於いて従来と異なるのはワードデコーダ、アドレスレジ
スタがそれぞれ２組形成されている点にある。この様に
することで顧客から要求に応じてメモリセルマトリクス
内のワード線を第１図に一点鎖線で示す部分で分割して
形成し、ビットワード構成の異なる独立した２つのメモ
リを作ることができる。つまり、メモリセルマトリクス
Ｍａに対してはＡＢａ，ＤＥＣａ，ＣＢａ，ＳＥＬａ，
ＳＷａを用いた系でアクセスを行ない、メモリセルマト
リクスＭｂに対してはＡＢｂ，ＤＥＣｂ，ＣＢｂ，ＳＥ
Ｌｂ，ＳＷａを用いた系でアクセスする様にするのであ
る。これを第２図を用いて更に詳細に説明する。
第２図に於けるメモリセルマトリクス内には６４×１６
個のメモリセルＭＣが配列されている。但し、この場合
コラムセレクタで２本のビット線のうちの１本が選ばれ
る。例えばコラムセレクタＳＥＬ０は、コラムデコーダ
とも言えるものでアドレスＡから作られた相補信号
ａ４，▲▼に応答してビット線ＢＬ０又はＢＬ１を
選択するので、メモリマトリクスは物理的配置から見る
と６４bit×１６wordであるが、実質的に３２bit×３２
wordの構成となっている。従って、センスアンプ及びラ
イトアンプがビット線と１対１に対応していればコラム
セレクタＳＥＬ０〜ＳＥＬ31は必要ない。また、ワード
デコーダＤＥＣａはデコーダＤＥＣ０〜ＤＥＣ１５から
成り、アドレスレジスタＡＢａはレジスタＡＢ０〜ＡＢ
４から成り、ＤＥＣａ，ＡＢａのみでもメモリマトリク
スＭａ，Ｍｂ全てをアクセスできる様に構成されてい
る。ＤＥＣｂ，ＡＢｂについても同様である。従って、
メモリセルマトリクスをどの位置でも分割することがで
きる。
ゲートアレイ集積回路装置は、マスタスライス方式で作
られるセミカスタムＬＳＩであるので、第１図に示す構
成を実現するための素子が作り込まれた半導体チップを
あらかじめ用意しておく。そして、顧客が要求する回路
に応じてベーシックセルＢＣ間の配線パターンが形成さ
れる。またメモリ内の配線パターンもベーシックセルＢ
Ｃ間の配線と同様に顧客の要求に応じて決められる。例
えば第２図に於いて３２word×２４bitのメモリと３２w
ord×８bitのメモリとを構成する場合を考える。この場
合、配線パターンの形成工程でワード線がＷＬ０〜ＷＬ
15からなるワード線群とＷＬ０′〜ＷＬ15′からなるワ
ード線群とに分割して形成される。そして３２word×２
４bitのメモリはビット線BL0〜BL47、ワード線ＷＬ０〜
ＷＬ15を含むメモリセルマトリクスＭａと、ワードデコ
ーダＤＥＣａ、アドレスレジスタABa、クロックバッフ
ァCBa、コラムセレクタＳＥＬ０〜ＳＥＬ23、センスア
ンプ及びライトアンプＳ・ＷＡ０〜Ｓ・ＷＡ23とを接続
することによって構成される。一方、３２word×８bit
のメモリは、ビット線ＢＬ48〜ＢＬ63とワード線Ｗ
Ｌ０′〜ＷＬ15′とを含むメモリセルマトリクスＭｂ
と、ワードデコーダＤＥＣｂ、アドレスレジスタＡＢ
ｂ、クロックバッファＣＢａ、コラムセレクタＳＥＬ24
〜ＳＥＬ31、センスアンプ及びライトアンプＳ・ＷＡ24
〜Ｓ・ＷＡ31とを接続することによって構成される。
更に、本発明によれば上述の例に限らずメモリセルマト
リクスを分割して種々なビット・ワード構成のメモリを
構成できる。その例を第３図乃至第７図に示す。尚、図
中、第１図と同一記号は同一部位を示す。
第３図は３２word×４bitのメモリと３２word×２８bit
のメモリとを構成した例である。
第４図は３２word×１６bitのメモリを２組構成した例
である。この場合、最上位ビット以外のアドレスをアド
レスレジスタＡＢａ，ＡＢｂに共通に入力し、アドレス
の最上位ビットの“１”，“０”によってクロックバッ
ファＣＢａ，ＣＢｂのどちらか一方を活性化する制御を
すれば６４word×１６bitのメモリとして使用すること
ができる。
第５図は２０bit×３２wordのメモリと、３２word×１
２bitのメモリとを構成した例である。
第６図は３２word×２０bitのメモリと、２０word×１
２bitのメモリとを構成した例である。この場合、斜線
の部分のメモリセルマトリクスＭｂとそれに関係するワ
ードデコーダＤＥＣｂのうちの１部分は使用しない。
第７図は斜線部分のクロックバッファCBb、アドレスレ
ジスタABb、ワードデコーダＤＥＣｂを全く使用せず、
３２word×３２bitのメモリを構成した例である。
この様に本発明によれば種々なビット・ワード構成のメ
モリを構成できるが、ゲートアレイ集積回路装置の配線
設計にはＣＡＤによる自動配線設計が行なわれるので、
代表的なビット・ワード構成の配線パターンをあらかじ
めＣＡＤシステムのライブラリにマイクロセルとして登
録しておくのが望ましい。例えば、基本となるメモリセ
ルマトリクスが３２word×３２bit構成の場合には、以
下の様な構成を実現するための配線パターンを登録して
おけば良い。
メモリ１ メモリ２ ３２word×４bit ３２word×２８bit ３２word×８bit ３２word×２４bit ３２word×１２bit ３２word×２０bit ３２word×１６bit ３２word×１６bit ３２word×２０bit ３２word×１２bit ３２word×２４bit ３２word×８bit ３２word×２８bit ３２word×４bit 次に、１つのメモリセルマトリクスから４つの独立した
メモリを構成することができる本発明の他の実施例につ
いて説明する。
第８図は本発明の他の実施例の平面図である。図中、第
１図と同一記号は同一部位を示す。尚、ワード線及びビ
ット線は各メモリセルマトリクスに一本ずつ示し、あと
は省略してある。本実施例が第１図と異なる点は第１図
の構成に加えて、アドレスレジスタABc,ABd、クロック
バッファＣＢｃ，ＣＢｄ、コラムセレクタＳＥＬｃ，Ｓ
ＥＬｄ、センスアンプ及びランプアンプS・WAc,S・WAdを
付加することにより、WLとWL′又はＷＬ″とＷＬの様
にワード線を分割すると共にＢＬとＢＬ″又はBL′とＢ
Ｌの様にビット線も分割可能にし、メモリセルマトリ
クスを４分割して４つの独立したメモリを構成できる様
にした点にある。尚、第８図に於いてワードデコーダＤ
ＥＣａ，ＤＥＣｃを合わせたものが第１図のＤＥＣａに
相当し、第８図のＤＥＣｂ，ＤＥＣｄを合わせたものが
第１図のＤＥＣｂに相当する。本実施例に於いて、基本
となるメモリセルマトリクスが３２word×３２bitであ
るとすると、第８図の場合、１６word×２４bit、１６w
ord×８bit、１６word×２０bit、１６word×１２bitの
メモリをそれぞれ独立して形成できる。
第８図の構成によって実現できるメモリの一例を第９図
乃至第１３図により説明する。
第９図は２２word×２０bit、２２word×１２bit、１０
word×２０bit、１０word×１２bitのメモリを構成した
例である。
第１０図は、メモリセルマトリクスＭａについてはワー
ド線の分割を行なわず、１０word×３２bit、２２word
×２０bit、２２word×１２bitの３つのメモリの構成し
た例である。この場合、斜線で示すクロックバッファＣ
ＢｂとアドレスレジスタＡＢｂは使用しない。
第１１図は、メモリセルマトリクスＭｂについてはビッ
ト線の分割を行なわず、２２word×２０bit、１０word
×２０bit、３２word×１２bitのメモリを構成した例で
ある。この場合、クロックバッファＣＢｄ、コラムセレ
クタＳＥＬｄ、センスアンプ及びライトアンプＳ・ＷＡ
ｄは使用しない。
第１２図はクロックバッファＣＢｃ，ＣＤｄ、コラムセ
レクタＳＥＬｃ，ＳＥＬｄ、センスアンプ及びライトア
ンプＳ・ＷＡｃ，Ｓ・ＷＡｄ、アドレスレジスタＡＢ
ｃ，ＡＢｄを使用せず、第１図の実施例と同様のメモリ
セルマトリクスの分割をした例である。
第１３図は３２word×３２bitの単一のメモリとして使
用した例である。
この様に第８図の実施例によればビット・ワード構成が
異なる４種類の独立したメモリを構成できる。
第１４図は本発明の他の実施例であり、メモリ領域の部
分のレイアウトのみを示す図である。この実施例では、
アドレスレジスタＡＢａ，ＡＢｂ、クロックバッファＣ
Ｂａ，ＣＢｂ、コラムセレクタＳＥＬａ，ＳＥＡｂ、セ
ンスアンプ及びライトアンプＳ・ＷＡａ，Ｓ・ＷＡｂを
２系統設け、同一コラムのビット線ＢＬ，ＢＬ′を分割
して独立した２つのメモリを構成できる様にしている。
例えば２０word×３２bitのメモリと１２word×３２bit
の独立したメモリを実現できる。
実現できる。
尚、本実施例ではランダム・アクセス・メモリＲＡＭゲ
ートアレイ集積回路装置に搭載する場合を説明したが、
ＲＡＭに限らずリードオンリメモリＲＯＭやプログラマ
ブルロジックアレイＰＬＡ等を搭載する場合にも本発明
を適用できることは言うまでもない。
〔発明の効果〕
以上、説明した様に本発明によれば、単一のメモリセル
アレイ領域からビット・ワード構成のそれぞれ独立した
複数のメモリを構成することができる。従って、顧客の
要求に応じてビット・ワード構成の異なるメモリを必要
とされるゲートアレイ集積回路装置において、顧客の要
望に幅広く答えることができる。また、従来のメモリ領
域内蔵ゲートアレイ集積回路の様に、２つの独立したメ
モリが必要になった場合にも、ベーシックセルを一方の
メモリを構成するために使わなくて済むので、集積度が
向上し、且つ回路設計をするうえでも効率の良い設計が
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の概念図、第２図は第１図に
於けるメモリ部分を示すブロック図、第３図乃至第７図
は第１図の実施例によって実現できるメモリのビット・
ワード構成の一例を示す図、第８図は本発明の他の実施
例の概念図、第９図乃至第１３図は第８図の実施例によ
って実現できるメモリのビットワード構成の一例を示す
図、第１４図は本発明の他の実施例を示す図、第１５図
は従来のゲートアレイ集積回路装置の概念図である。 ＢＣＡはベーシックセルアレイ領域、Ｍはメモリセルマ
トリクス領域、ＢＣはベーシックセル、Ｉ／Ｏは入出力
バッファセル、Ｍａ，Ｍｂはメモリセルマトリクス、Ｓ
ＥＬａ，ＳＥＬｂはコラムセレクタ、Ｓ・ＷＡａ，Ｓ・
ＷＡｂはセンスアンプ及びライトアンプ、ＣＢａ，ＣＢ
ｂはクロックバッファ、ＤＥＣａ，ＤＥＣｂはワードデ
コーダ、ＡＢａ，ＡＢｂはアドレスレジスタ、Ｍｃはメ
モリセル、ＷＬ０〜ＷＬ15，ＷＬ０′〜ＷＬ15′はワー
ド線、ＢＬ０〜ＢＬ63はビット線、Ａ０〜Ａ４，Ａ０′
〜Ａ４′はアドレス、Ｏ０〜Ｏ31はリードデータ、Ｉ０
〜Ｉ31はライトデータ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−24946（ＪＰ，Ａ) 特開 昭58−210638（ＪＰ，Ａ) 特開 昭55−62587（ＪＰ，Ａ) 特開 昭59−75488（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のベーシックセルが配列されたベーシ
    ックセルアレイ領域と、複数のメモリセルが配置された
    メモリセルマトリクス領域と、該メモリセルをアクセス
    するための少なくとも２組のアドレス入力回路及びデコ
    ーダとをマスタのパターンとして具備することを特徴と
    するゲートアレイ集積回路装置。
  2. 【請求項２】複数のベーシックセルが配列されたベーシ
    ックセルアレイ領域と、複数のメモリセルが配置された
    メモリセルマトリクス領域と、該メモリセルをアクセス
    するための少なくとも２組のアドレス入力回路及びデコ
    ーダとをマスタのパターンとして具備する半導体チップ
    をあらかじめ形成する工程と、しかる後、所望の論理回
    路を構成するために各ベーシックセル間を接続する配線
    を形成する工程と、所望のビット・ワード構成に応じて
    前記メモリセルマトリクスのワード方向にワード線を分
    割、又はビット方向にビット線を分割して、少なくとも
    第１，第２のワード線群またはビット線群を形成し、そ
    れぞれを前記アドレス入力回路及び前記デコーダに接続
    してメモリを形成する工程とを有することを特徴とする
    半導体装置の製造方法。
JP59258594A 1984-12-07 1984-12-07 ゲートアレイ集積回路装置及びその製造方法 Expired - Lifetime JPH0652784B2 (ja)

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