JPH0582781A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0582781A JPH0582781A JP24225791A JP24225791A JPH0582781A JP H0582781 A JPH0582781 A JP H0582781A JP 24225791 A JP24225791 A JP 24225791A JP 24225791 A JP24225791 A JP 24225791A JP H0582781 A JPH0582781 A JP H0582781A
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- Japan
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- phosphorus
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- boron
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- oxide film
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- Pending
Links
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 26
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 23
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】層間絶縁膜であるＢＰＳＧ膜から熱処理時にお
いて、リンがソース、ドレインにしみ出し耐圧低下する
ことを防止し、かつことＢＰＳＧ膜のクラックの発生を
防止する。 【構成】ゲートのポリシリコンの保護膜であるポリシリ
酸化膜６と、その上に層間絶縁膜としてＢＰＳＧ膜とを
有し、このＢＰＳＧ膜はその下部から上部に向ってリ
ン、ボロン濃度を徐々に増加している。
いて、リンがソース、ドレインにしみ出し耐圧低下する
ことを防止し、かつことＢＰＳＧ膜のクラックの発生を
防止する。 【構成】ゲートのポリシリコンの保護膜であるポリシリ
酸化膜６と、その上に層間絶縁膜としてＢＰＳＧ膜とを
有し、このＢＰＳＧ膜はその下部から上部に向ってリ
ン、ボロン濃度を徐々に増加している。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にか
かり、とくに高耐圧トランジスタを有するデバイスにお
いて、安定した耐圧特性を得ることが可能な半導体集積
回路装置の構造に関する。
かり、とくに高耐圧トランジスタを有するデバイスにお
いて、安定した耐圧特性を得ることが可能な半導体集積
回路装置の構造に関する。
【０００２】
【従来の技術】従来の高耐圧トランジスタにおいては、
図３に示すようにゲート形成を行ったのちに、高耐圧特
性を得るための不純物濃度の薄いソース，ドレインを形
成したのち、ゲート５の保護膜として薄い酸化膜６およ
び層間絶縁膜７としてリン，ボロンを含むＣＶＤ絶縁膜
（以下ＢＰＳＧ膜という）を形成していた。
図３に示すようにゲート形成を行ったのちに、高耐圧特
性を得るための不純物濃度の薄いソース，ドレインを形
成したのち、ゲート５の保護膜として薄い酸化膜６およ
び層間絶縁膜７としてリン，ボロンを含むＣＶＤ絶縁膜
（以下ＢＰＳＧ膜という）を形成していた。
【０００３】一方、図４の従来技術の構造においては、
ＢＰＳＧ膜７と薄い酸化膜６との間にリンやボロンを含
まないノンドープ酸化膜８を設けている。
ＢＰＳＧ膜７と薄い酸化膜６との間にリンやボロンを含
まないノンドープ酸化膜８を設けている。
【０００４】
【発明が解決しようとする課題】上述した従来の図３の
高耐圧トランジスタを有する半導体集積回路装置では、
ゲートの保護膜６として薄い酸化膜（１００〜５００オ
ングストローム（以下Ａと記す））しかないため、その
上に層間絶縁膜としてＢＰＳＧ膜を成長した場合、ＢＰ
ＳＧ膜のリフロー性を良くする熱処理において、拡散炉
のローディング位置による熱履歴のばらつき、または、
リフロー性を良くするための熱処理時間を延ばした時
等、ＣＶＤ絶縁膜より、リンが保護膜としての薄い酸化
膜を介し、不純物濃度の薄いソース，ドレインにしみ込
み、結果的に濃度が高くなり耐圧が低下（通常耐圧２０
〜２５Ｖに対して１０Ｖ〜１５Ｖに低下）する問題があ
った。
高耐圧トランジスタを有する半導体集積回路装置では、
ゲートの保護膜６として薄い酸化膜（１００〜５００オ
ングストローム（以下Ａと記す））しかないため、その
上に層間絶縁膜としてＢＰＳＧ膜を成長した場合、ＢＰ
ＳＧ膜のリフロー性を良くする熱処理において、拡散炉
のローディング位置による熱履歴のばらつき、または、
リフロー性を良くするための熱処理時間を延ばした時
等、ＣＶＤ絶縁膜より、リンが保護膜としての薄い酸化
膜を介し、不純物濃度の薄いソース，ドレインにしみ込
み、結果的に濃度が高くなり耐圧が低下（通常耐圧２０
〜２５Ｖに対して１０Ｖ〜１５Ｖに低下）する問題があ
った。
【０００５】この対策として図４ではノンドープの酸化
膜８をＢＰＳＧ膜７の下に設けている。しかしこの構造
では膜８と膜７とはたがいに膜質が異なるＣＶＤ膜であ
るので境界でクラックが発生する可能性が生じる。
膜８をＢＰＳＧ膜７の下に設けている。しかしこの構造
では膜８と膜７とはたがいに膜質が異なるＣＶＤ膜であ
るので境界でクラックが発生する可能性が生じる。
【０００６】
【課題を解決するための手段】本発明の特徴は、半導体
基板のソース，ドレイン上からゲート電極を覆って設け
られた薄い熱酸化膜と、前記熱酸化膜に被着して設けら
れた層間絶縁膜とを有する半導体装置において、前記層
間絶縁膜は気相成長で形成されたＢＰＳＧ膜であり、該
ＢＰＳＧ膜中のボロンの濃度はそれぞれ前記熱酸化膜に
披着する下部側が一番低くそこから上部にいくにしたが
って徐々に濃度を増加させ最上部である上表面において
は、リン濃度およびボロン濃度は最大値となり、かつそ
の最大値はリン濃度が４〜７モル％でありボロン濃度が
８〜１２モル％である半導体集積回路装置にある。この
ＢＰＳＧの上表面における両不純物濃度の範囲はリフロ
ー性、耐湿性等より定められた実用的な好ましい範囲で
ある。
基板のソース，ドレイン上からゲート電極を覆って設け
られた薄い熱酸化膜と、前記熱酸化膜に被着して設けら
れた層間絶縁膜とを有する半導体装置において、前記層
間絶縁膜は気相成長で形成されたＢＰＳＧ膜であり、該
ＢＰＳＧ膜中のボロンの濃度はそれぞれ前記熱酸化膜に
披着する下部側が一番低くそこから上部にいくにしたが
って徐々に濃度を増加させ最上部である上表面において
は、リン濃度およびボロン濃度は最大値となり、かつそ
の最大値はリン濃度が４〜７モル％でありボロン濃度が
８〜１２モル％である半導体集積回路装置にある。この
ＢＰＳＧの上表面における両不純物濃度の範囲はリフロ
ー性、耐湿性等より定められた実用的な好ましい範囲で
ある。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は高耐圧トランジスタを有する半導体
集積回路装置における本発明の一実施例の断面図であ
る。
集積回路装置における本発明の一実施例の断面図であ
る。
【０００９】図１には、Ｐ形の高耐圧トランジスタの構
造を示すが、通常のトランジスタと同様にＰ型シリコン
基板１中にＮ−ｗｅｌｌ層２と、その中にＰ型低濃度層
３をソース，ドレイン層に形成している。またシリコン
基板上にゲート酸化膜４と、その上にゲートポリシリ５
があり、ゲートポリシリ５を保護するためのポリシリ酸
化膜および基板酸化膜である熱酸化膜６が薄くおおう形
となっている。その上に層間絶縁膜としてのリン、ボロ
ン濃度の濃度勾配をもつＢＰＳＧ膜７が形成されてい
る。
造を示すが、通常のトランジスタと同様にＰ型シリコン
基板１中にＮ−ｗｅｌｌ層２と、その中にＰ型低濃度層
３をソース，ドレイン層に形成している。またシリコン
基板上にゲート酸化膜４と、その上にゲートポリシリ５
があり、ゲートポリシリ５を保護するためのポリシリ酸
化膜および基板酸化膜である熱酸化膜６が薄くおおう形
となっている。その上に層間絶縁膜としてのリン、ボロ
ン濃度の濃度勾配をもつＢＰＳＧ膜７が形成されてい
る。
【００１０】次に上記構造のトランジスタの工程フロー
を示すが、従来と同じ工程をとってＰ型シリコン基板１
上に、ゲート酸化膜７を形成し、次にゲートポリシリ５
のパターンニングを行い、ポリシリ酸化膜６を形成した
のち、ボロン注入によりＰ型低濃度層３を形成する。次
に減圧ＣＶＤで層間絶縁膜を成長する場合の方法を述べ
るが、リンとボロンの流量をステップごとに増加させコ
ントローロし、下部と上部でリン、ボロンの濃度の異な
るＢＰＳＧ膜７を形成する。
を示すが、従来と同じ工程をとってＰ型シリコン基板１
上に、ゲート酸化膜７を形成し、次にゲートポリシリ５
のパターンニングを行い、ポリシリ酸化膜６を形成した
のち、ボロン注入によりＰ型低濃度層３を形成する。次
に減圧ＣＶＤで層間絶縁膜を成長する場合の方法を述べ
るが、リンとボロンの流量をステップごとに増加させコ
ントローロし、下部と上部でリン、ボロンの濃度の異な
るＢＰＳＧ膜７を形成する。
【００１１】図２に、従来技術を示す図３および図４に
おける不純物（リンとボロンの和）濃度分布を白二重丸
および黒の三角でそれぞれ示し、発明の実施例を示す図
１における不純物（リンとボロンの和）濃度分布を黒の
丸で示す。
おける不純物（リンとボロンの和）濃度分布を白二重丸
および黒の三角でそれぞれ示し、発明の実施例を示す図
１における不純物（リンとボロンの和）濃度分布を黒の
丸で示す。
【００１２】
【発明の効果】以上説明したように、高耐圧トランジス
タを有する半導体集積回路装置において、高耐圧トラン
ジスタのソース、ドレインは通常のトランジスタに比較
して、耐圧を向上させるために濃度を薄くしているた
め、ＣＶＤ膜からのリンのしみ出しにより、耐圧が低下
する問題があったが、本発明ではＢＰＳＧ膜の下部のリ
ン，ボロンの濃度が低い分、ＣＶＤ膜のリフロー性を良
くするための熱処理工程においてソース、ドレインに、
リンがしみ出し、耐圧が低下することを防止するという
効果を有する。また本発明では、ＢＰＳＧ膜の下部と上
部でリン、ボロン濃度が、図２に示すように徐々に変化
している。したがって、従来では層間絶縁膜の構造であ
るノンドープの酸化膜の上にＢＰＳＧ膜を成長する構造
で膜質の異なるＣＶＤ膜接合でクラックが発生したが、
本発明ではそのようなクラックは発生しない。
タを有する半導体集積回路装置において、高耐圧トラン
ジスタのソース、ドレインは通常のトランジスタに比較
して、耐圧を向上させるために濃度を薄くしているた
め、ＣＶＤ膜からのリンのしみ出しにより、耐圧が低下
する問題があったが、本発明ではＢＰＳＧ膜の下部のリ
ン，ボロンの濃度が低い分、ＣＶＤ膜のリフロー性を良
くするための熱処理工程においてソース、ドレインに、
リンがしみ出し、耐圧が低下することを防止するという
効果を有する。また本発明では、ＢＰＳＧ膜の下部と上
部でリン、ボロン濃度が、図２に示すように徐々に変化
している。したがって、従来では層間絶縁膜の構造であ
るノンドープの酸化膜の上にＢＰＳＧ膜を成長する構造
で膜質の異なるＣＶＤ膜接合でクラックが発生したが、
本発明ではそのようなクラックは発生しない。
【図１】本発明の一実施例の断面図。
【図２】ＢＰＳＧ膜厚とリン、ボロン濃度の関係のグラ
フ。
フ。
【図３】従来技術の断面図
【図４】他の従来技術の断面図である。
１ Ｐ型シリコン基板 ２ Ｎ−ｗｅｌｌ層 ３ Ｐ型低濃度層 ４ ゲート酸化膜 ５ ゲートポリシリ ６ 熱酸化膜（ポリシリ酸化膜、熱酸化膜） ７ ＢＰＳＧ膜 ８ ノンドープ酸化膜
Claims (1)
- 【請求項１】 半導体基板のソース，ドレイン上からゲ
ート電極を覆って設けられた薄い熱酸化膜と、前記熱酸
化膜に被着して設けられた層間絶縁膜とを有する半導体
装置において、前記層間絶縁膜はリンおよびボロンを含
む気相成長膜であり該リンの濃度とボロンの濃度はそれ
ぞれ前記熱酸化膜に被着する下部側が一番低くそこから
上部にいくにしたがって徐々に濃度を増加させ最上部で
ある上表面においては、リン濃度およびボロン濃度は最
大値となり、かつその最大値はリン濃度が４〜７モル％
でありボロン濃度が８〜１２モル％であることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24225791A JPH0582781A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24225791A JPH0582781A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582781A true JPH0582781A (ja) | 1993-04-02 |
Family
ID=17086581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24225791A Pending JPH0582781A (ja) | 1991-09-24 | 1991-09-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110235229A (zh) * | 2017-01-17 | 2019-09-13 | 株式会社电装 | 半导体装置及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108235A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Semiconductor device |
| JPH02170555A (ja) * | 1988-10-28 | 1990-07-02 | American Teleph & Telegr Co <Att> | 集積回路およびシリサイド構造を形成するための低温法を含むその製造方法 |
-
1991
- 1991-09-24 JP JP24225791A patent/JPH0582781A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56108235A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Semiconductor device |
| JPH02170555A (ja) * | 1988-10-28 | 1990-07-02 | American Teleph & Telegr Co <Att> | 集積回路およびシリサイド構造を形成するための低温法を含むその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110235229A (zh) * | 2017-01-17 | 2019-09-13 | 株式会社电装 | 半导体装置及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |