JPH0582986B2 - - Google Patents

Info

Publication number
JPH0582986B2
JPH0582986B2 JP60201972A JP20197285A JPH0582986B2 JP H0582986 B2 JPH0582986 B2 JP H0582986B2 JP 60201972 A JP60201972 A JP 60201972A JP 20197285 A JP20197285 A JP 20197285A JP H0582986 B2 JPH0582986 B2 JP H0582986B2
Authority
JP
Japan
Prior art keywords
base layer
type
logic circuit
transistor logic
monolithic transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP60201972A
Other languages
English (en)
Other versions
JPS61113270A (ja
Inventor
Kei Kapuuru Ashoku
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS61113270A publication Critical patent/JPS61113270A/ja
Publication of JPH0582986B2 publication Critical patent/JPH0582986B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/084—Diode-transistor logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/617—Combinations of vertical BJTs and only diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】 本発明はバイポーラトランジスタ論理ゲートに
関するものであつて、更に詳細には、高速動作と
高集積度とを結合するタイプのゲートに関するも
のである。
シヨツトキートランジスタ論理（STL）を使用
して構成される論理ゲートは高スイツチング速度
を与えるものであつて、この特性を持つ為に多く
の適用場面において使用されている。基本的に、
STLゲートはシヨツトキートランジスタ、即ち
バイポーラトランジスタとそのベース及びコレク
タ間に設けたシヨツトキーダイオードクランプを
有している。複数個のシヨツトキーダイオードの
カソードは各々シヨツトキートランジスタのコレ
クタに接続されており、夫等のアノードはゲート
用の出力端子を有している。動作において、シヨ
ツトキートランジスタのベースとコレクタ間のク
ランプはこのトランジスタが飽和することを防止
する。従つて、このトランジスタはそのベースに
おける電圧レベル変化に迅速に応答する。STL
ゲートの特徴及び動作特性に関する情報は、Ben
J.Sleanの「STL技術（STL Technelegy）」、
IEDMテクニカルダイジエスト1979、pp.324−
327、の文献に記載されている。
STLゲートはその高スイツチング速度の観点
から望ましいものであるが、これ迄それと関連し
ていた欠点の１つは各ゲートに対して必要とされ
る面積が比較的大きいということであり、その結
果チツプ上の集積度を低いものとしていた。更に
詳細には、従来のSTLゲートにおいて、出力シ
ヨツトキーダイオードの各々はチツプ上の別々の
島状部上に形成されており、そのことはチツプの
埋込層の面積を増加させ且つチツプ上の分離面積
を付加させる。各ゲートに対するフアンアウトが
一層大きくなると、ゲート毎に設けねばならない
島状部の数が一層大きくなる。例えば、フアンア
ウトが４の従来のSTLゲートは５個の島状部を
必要とし、即ち４個のシヨツトキーダイオードの
各々に対して１個とトランジスタコレクタに対し
て１個である。チツプ上のこれら別々の区域の
各々に設けることの必要性は得られるべき集積度
を制限する。
本発明は以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消し、シヨ
ツトキートランジスタ論理の高速スイツチング能
力を維持すると共にチツプ上に必要とする面積が
かなり少ない新規なトランジスタ論理を提供する
ことである。
本発明の１側面に拠れば、モノリシツクなトラ
ンジスタ論理回路が提供され、それは基板上に形
成されたｐ型ベース層、前記基板上に形成されて
おり且つ本論理回路の出力端子を形成する様に前
記ベース層と動作関係に配設されているｎ型コレ
クタ領域、前記ベース層と動作関係に配設されて
いるｎ型エミツタ領域、前記ベース層上に形成さ
れており且つ本論理回路の入力端子を具備してい
る少なくとも１つのシヨツトキーダイオード、を
有している。
本発明の別の側面に拠れば、モノリシツクトラ
ンジスタ論理回路の製造方法が提供され、その方
法では、基板上に１導電型の半導体物質からなる
２つの離隔した島状部を形成し、前記島状部の少
なくとも１つの上に制御層を付着させ、前記１導
電型と反対導電型の不純物で前記１つの島状部を
軽くドープし、活性デバイスを形成すべき区域内
を除いて前記１つの島状部から前記制御層を除去
し、窒化物を除去した領域内に酸化物層を成長さ
せ、前記区域の１つから窒化物を除去すると共に
前記区域を前記１導電型の不純物でドープしてエ
ミツタを形成し、前記島状部上の残存する窒化物
を除去し、前記エミツタ以外の前記１つの島状部
の前記区域上にシヨツトキーダイオードを形成し
て前記ゲートの入力端子を与える。
本発明の更に別の側面に拠れば、ベース結合論
理ゲートの製造方法が提供され、その方法では、
基板をアクセプタ不純物で軽くドープしてｐ型ベ
ース領域を形成し、前記ベース領域と動作関係に
ｎ型コレクタ領域を設けて本ゲートの出力端子を
形成し、前記ベース領域上に金属又はシリサイド
を付着させて本ゲートの入力端子を具備するシヨ
ツトキーダイオードを形成する。
以下、添付の図面を参考に本発明の具体的実施
の態様に付いて詳細に説明する。
第１図を参照すると、ベース結合論理（ベース
カツプルドロジツク）ゲートは、バイポーラトラ
ンジスタ１０を有しており、そのコレクタは本ゲ
ートの出力端子を形成しており又そのエミツタは
接地されている。電流源Vccが抵抗１２によつて
トランジスタ１０のベースに接続されており、シ
ヨツトキーダイオード１４がベース電流をクラン
プする為にトランジスタ１０のベースとコレクタ
との間に接続されている。本ゲートの入力端子は
シヨツトキーダイオード１６によつて形成されて
おり、その各々はそのアノードをトランジスタ１
０のベースに接続している。これらダイオードの
カソードは本ゲートの入力端子を表わしている。
第１図に示した本ゲートはワイアードNAND
ゲートである。動作において、４つの入力端子の
各々における入力信号が高電圧レベルであると、
シヨツトキーダイオード１６は逆バイアスとな
り、電源Vccからの電流は本トランジスタのベー
スに印加される。これにより該トランジスタを導
通状態とさせ、その結果本ゲートの出力端子に低
電圧出力信号、例えば0.1V、を与える。
入力シヨツトキーダイオードのいずれか１つ又
はそれ以上における信号が低となると、電流シン
が形成され且つ電源Vccからの電流はトランジス
タ１０のベースから逸らされる。従つて、該トラ
ンジスタはターンオフし高レベル出力信号を与え
る。
この論理ゲートの変形例を第２図に示してあ
る。この実施例においては、トランジスタのベー
スとコレクタとの間にクランプを形成するシヨツ
トキーダイオード１４がない。その代わりに、ト
ランジスタには第２エミツタ１８が設けられてお
り、該エミツタはトランジスタのベースに接続さ
れている。このエミツタのフイードバツク接続は
クランプと類似した態様で動作し、トランジスタ
のベース電圧を制限し、その際に該トランジスタ
が深く飽和状態となることを防止する。
本発明に拠ると、入力シヨツトキーダイオード
を本ゲートのスイツチングトランジスタ１０用の
ベース領域上に直接形成することによつて各ゲー
トに対する所要の面積のかなりの節約が達成され
ている。更に詳細には、現在得られる技術を使用
して、シヨツトキーダイオード１６をシヨツトキ
ー型金属、好適には希土類シリサイド、をトラン
ジスタのベースを構成するｐ型物質上に直接的に
付着することによつて形成し、シヨツトキーバリ
アを形成する。このタイプのダイオードにおける
多数キヤリアは、ｐ型ベース物質によつて射出さ
れ且つベース物質が金属又はシリサイドコーテイ
ングよりも一層正にバイアスされた場合に金属又
はシリサイドコーテイングに移動するホールを有
している。
本発明の原理に基づく論理ゲートの製造におけ
る種々の工程を断面で第３ａ図乃至第３ｃ図に示
してある。既知の技術を使用して、半導体ウエハ
を従来の態様で処理して第３ａ図に示した構成と
する。この構成はｐ型基板２０を有しており、そ
の上にｎ型エピタキシヤル層２２が成長形成され
ている。n+埋込層２４は基板とエピタキシヤル
層との間にサンドイツチ状に設けられている。コ
レクタ領域２６が酸化層２８によつてｎ型エピタ
キシヤル層内に分離されている。例えば、溝分離
の如き技術を使用してコレクタ領域を形成しその
際にデバイスの埋込層容量を減少することを可能
としている。爾後の制御の目的の為に、エピタキ
シヤル層の露出部分上に窒化物層２９を付着させ
る。
第３ｂ図を参照すると、エピタキシヤル層はボ
ロン又はｐ型導電型を持つた同様のドーパントで
軽くドープされておりトランジスタの本来的なベ
ース領域３０を形成する。ここで、「軽くドープ」
するということは、ベース領域におけるアクセプ
タ原子の濃度が、通常又は高度にドープした物質
の場合には1019〜1020原子数／cm3の通常の濃度と
比較して、1015〜1017原子数／cm3、好適には約
1016原子数／cm3の大きさのオーダであることを意
味している。軽くドープした後に、マスクを使用
して、活性デバイス、即ちシヨツトキーダイオー
ド及びエミツタ、が形成されるべき区域を除いて
ベース島状部から窒化物制御層をエツチする。こ
の窒化物によつて被覆されていないエピタキシヤ
ル層の領域上に酸化物層３２を成長させる。
次に第３ｃ図を参照すると、活性デバイス領域
を被覆したまま酸化物を介してボロンを適宜注入
させてｐ型ベース領域の直接抵抗を減少させる。
勿論、この抵抗はその他の技術、例えば適宜の回
路設計、により減少させてアクセプタ物質の第２
の注入の必要性を取り除くことが可能である。こ
の注入を行なう場合、臨果的マスク、即ち約0.5
ミクロンの整合公差を持つたマスクを使用して行
なうことが望ましい。この注入に続いて、窒化物
セクシヨンの１つを、例えば、エツチングによつ
て除去し、更に砒素又はその他の適宜のｎ型ドー
パントをこの区域に注入してエミツタ領域３４を
形成する。該エミツタ注入物をアニールし且つウ
エハ上の残りの窒化物を除去する。窒化物を除去
した区域にシリサイドを付着させ、入力ダイオー
ド１６に対してシヨツトキーバリアを形成する。
好適には、H.Norde等の「或る希土類金属（及
びシリサイド）とｐ型シリコンの間のコンタクト
のシヨツトキーバリア高さ（The Schettky−
Barrier Height of the Contacts Between
Sowe Rare−Earth Metals（and Silicides）and
ｐ−type Sili−con）」、アプライド・フイジツク
ス・レターズ３８，１１、1981年６月１日、
pp.865〜867、の文献に開示されている如く、希
土類シリサイドを使用してＰ型物質上にシヨツト
キーバリアを形成する。酸化物層３２内に孔を形
成し、且つその上にベースコンタクトを付着さ
せ、電流源Vccを本トランジスタに接続させるこ
とを可能とする。更に、コレクタ分離領域２６上
にコレクタコンタクトを付着させる。第３ｃ図は
完成したベース結合論理ゲートの断面を示してい
る。
砒素の注入を行なう代わりに、バイポーラドー
パントで前以つてドープされているポリシリコン
層から砒素又はその他のｎ型ドーパントを拡散さ
せることによつてバイポーラトランジスタのエミ
ツタを形成することが可能である。第３ｂ図に示
した如く、エピタキシヤル層上の窒化物層によつ
て分離されている領域内に酸化物を成長させ且つ
エミツタ上から窒化物を除去した後に、約0.2〜
0.5ミクロンの厚さのポリシリコン層３６をウエ
ハ全体上に付着させる。次いで、約１×1015〜１
×1016原子数／cm2のドーズ量で砒素又はその他の
ｎ型ドーパントを注入させる。
オートレジストをマスクとして使用して、エミ
ツタ上方を除いた全ての区域からポリシリコンを
エツチする。次いで、ポリシリコンエミツタ上に
薄い酸化物を成長させ、且つ該エミツタはポリシ
リコンバーからのｎ型不純物の拡散によつて形成
される。その結果得られる構造を第３ｄ図に示し
てある。残りのプロセスは第３ｃ図に関して前に
説明した如くに行なわれる。
前述したことから、全てのシヨツトキーダイオ
ードはトランジスタ用のベース島状部上に形成さ
れることが理解され、そのことは従来の技術と比
べて著しく面積を節約しており、従つて一層高い
集積度とすることを可能としている。この技術に
よれば集積度は最大100％増加させることが可能
であると予測される。更に、この論理はゲートの
埋込層容量を減少させ、従つて高速動作とするこ
とに貢献している。
本技術はシヨツトキートランジスタを使用する
ゲートに制限されるものではない。更に詳細に
は、それはI2Ｌトランジスタの如き上方向モード
で動作するトランジスタに適用することが可能で
ある。この様なゲートに対する概略回路図を第４
図に示してある。STLゲートの様に、I2Ｌゲート
はスイツチングトランジスタ４０を有しており、
そのエミツタは接地されており且つそのコレクタ
は本ゲートの出力端子を形成する。然しながら、
この場合、本トランジスタ１は複数個のコレクタ
を持つており、その各々は出力端子を有してい
る。ゲートへの入力信号はシヨツトキーダイオー
ド４２を介して本トランジスタへ供給される。ス
イツチングトランジスタ４０を駆動する為の電流
は注入トランジスタ４４を介して本トランジスタ
のベースへ供給される。スイツチングトランジス
タ４０がNPNタイプのトランジスタの場合、注
入トランジスタ４４は相補的なタイプ、即ち
PNPである。そのコレクタはスイツチングトラ
ンジスタ４０のベースに接続されており、且つそ
のベースはスイツチングトランジスタ４０のエミ
ツタに接続、即ちそれは接地されている。注入ト
ランジスタ４４のエミツタは電流源Vccに接続さ
れている。
I2Ｌゲートにおいて本発明の原理を実施した場
合を断面で第５図に示してある。従来の如く、ス
イツチングトランジスタ４０のエミツタ及び注入
トランジスタ４４のベースは、接地又は負電位に
保持されているn+型基板４６内に埋め込まれて
いる。基板上に成長されたｎ型エピタキシヤル層
５２内のｐ型拡散４８及び５０は、夫々、スイツ
チングトランジスタのインジエクタ（注入トラン
ジスタのエミツタ）及びベースを形成する。ベー
ス領域内のn+型物質の拡散はスイツチングトラ
ンジスタのコレクタ（本ゲートの出力端子）を形
成する。
前述した実施例における如く、本ゲートの入力
端子は、別の島状部上に分離されるのではなく、
ベース領域上に直接形成されているシヨツトキー
ダイオードから構成されている。このｐ型ベース
領域上に入力端子を形成することによりそれらを
分離させることを可能とし且つ真の複数入力／複
数出力ゲートを構成する。
基本的に、このゲートは従来のI3Ｌ（分離集積
注入論理、即ちIsolated Integrated Injection
Logie）プロセスを使用して製造することが可能
である。然しながら、本発明によれば、ベース領
域における表面ドーパント濃度は従来のものより
も低く、従つてシヨツトキーダイオードをその中
に信頼性をもつて形成することが可能である。
前述したことから、本発明は、高スイツチング
速度と高集積度という高度に望ましい目的の間に
妥協を必要とすることのない集積論理ゲート構成
を提供するものであることが理解される。本発明
では単一のゲートで両方の目的を達成することを
可能としている。更に、集積注入論理に関して、
複数入力と複数出力の両方を持つた一層多様性の
あるゲートを提供している。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を
逸脱することなしに種々の変形が可能であること
は勿論である。
【図面の簡単な説明】
第１図は本発明に基づくベース結合トランジス
タ論理ゲートの概略回路図、第２図は本発明の原
理に基づく論理ゲートの別の実施例の概略回路
図、第３ａ図乃至第３ｄ図は本発明に基づく論理
ゲートの製造における幾つかの工程におけるモノ
リシツク回路の各断面図、第４図は本発明に基づ
く集積注入論理（I2Ｌ）ゲートの概略回路図、第
５図は本発明に基づくモノリシツクI2Ｌゲートの
断面図、である。 符号の説明、１０……バイポーラトランジス
タ、１２……抵抗、１４，１６……シヨツトキー
ダイオード、１８……第２エミツタ、２０……基
板、２２……エピタキシヤル層、２４……埋込
層、２６……コレクタ領域、２８……酸化物層、
２９……窒化物層、３０……ベース領域。

Claims (1)

  1. 【特許請求の範囲】 １ 複数個の入力端と複数個の出力端とを具備す
    るモノリシツクトランジスタ論理回路において、 基板上にＰ型ベース層が形成されており、 前記ベース層内の上表面に複数個のＮ型コレク
    タ領域が形成されており、前記複数個のＮ型コレ
    クタ領域の各々はそれと関連する表面コンタクト
    をを有しており本論理回路の複数個の出力端子を
    形成しており、 前記ベース層と動作上関連してＮ型エミツタ領
    域が設けられており、 前記ベース層の一部の上に複数個のシヨツトキ
    ーダイオードが形成されており、各シヨツトキー
    ダイオードは複数入力／複数出力論理回路の入力
    端子を形成するための金属コンタクトを有してお
    り、 前記シヨツトキーダイオードの間の前記ベース
    層の一部内に複数個の分離領域が形成されてお
    り、前記分離領域は前記シヨツトキーダイオード
    と接触するベース層の部分における不純物濃度よ
    りも一層高いＰ型不純物の濃度を有していること
    を特徴とするモノリシツクトランジスタ論理回
    路。 ２ 特許請求の範囲第１項において、更に、前記
    Ｎ型コレクタ領域の間の前記ベース層内に複数個
    の分離領域が形成されており、前記分離領域は、
    前記Ｎ型コレクタ領域が形成されている前記ベー
    ス層の部分における不純物濃度よりも一層高いＰ
    型不純物の濃度を有していることを特徴とするモ
    ノリシツクトランジスタ論理回路。 ３ 特許請求の範囲第１項において、前記エミツ
    タ領域が前記ベース層の下側に設けられているこ
    とを特徴とするモノリシツクトランジスタ論理回
    路。 ４ 特許請求の範囲第１項において、前記シヨツ
    トキーダイオードが前記Ｐ型ベース層上に付着し
    たシリサイドから構成されていることを特徴とす
    るモノリシツクトランジスタ論理回路。 ５ 特許請求の範囲第４項において、シリサイド
    が希土類金属シリサイドであることを特徴するモ
    ノリシツクトランジスタ論理回路。 ６ 特許請求の範囲第１項において、前記ベース
    層内のアクセプタドーパント原子の濃度が1015乃
    至1017原子数／cm3であることを特徴とするモノリ
    シツクトランジスタ論理回路。 ７ 特許請求の範囲第１項において、前記複数個
    のＮ型コレクタ領域及びシヨツトキーダイオード
    は前記ベース層の連続的な部分に互いに隣接して
    形成されていることを特徴とするモノリシツクト
    ランジスタ論理回路。 ８ 特許請求の範囲第１項において、前記Ｐ型ベ
    ース層が前記エミツタ領域の第１部分に形成され
    ており、前記第１部分から横方向に離隔されてお
    り且つ前記エミツタ領域のＮ型により前記第１部
    分から電気的に分離されている前記エミツタ領域
    の第２部分にＰ型注入領域を形成してあり、全体
    としてI2Ｌ論理ゲートを構成していることを特徴
    とするモノリシツクトランジスタ論理回路。
JP60201972A 1984-09-14 1985-09-13 モノリシックトランジスタ論理回路 Granted JPS61113270A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US650660 1984-09-14
US06/650,660 US4947230A (en) 1984-09-14 1984-09-14 Base-coupled transistor logic

Publications (2)

Publication Number Publication Date
JPS61113270A JPS61113270A (ja) 1986-05-31
JPH0582986B2 true JPH0582986B2 (ja) 1993-11-24

Family

ID=24609774

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60201972A Granted JPS61113270A (ja) 1984-09-14 1985-09-13 モノリシックトランジスタ論理回路

Country Status (5)

Country Link
US (1) US4947230A (ja)
EP (1) EP0178968B1 (ja)
JP (1) JPS61113270A (ja)
CA (1) CA1236928A (ja)
DE (1) DE3582004D1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166094A (en) * 1984-09-14 1992-11-24 Fairchild Camera & Instrument Corp. Method of fabricating a base-coupled transistor logic
US5150187A (en) * 1991-03-05 1992-09-22 Vlsi Technology, Inc. Input protection circuit for cmos devices
US6140694A (en) * 1998-12-30 2000-10-31 Philips Electronics North America Corporation Field isolated integrated injection logic gate
DE10057163A1 (de) * 2000-11-16 2002-05-23 Gruetzediek Ursula Verfahren zur Herstellung von Halbleiterbauelementen mit Schottky-Übergängen
US20060157748A1 (en) * 2005-01-20 2006-07-20 Nui Chong Metal junction diode and process
US8957511B2 (en) 2005-08-22 2015-02-17 Madhukar B. Vora Apparatus and methods for high-density chip connectivity
US7745301B2 (en) 2005-08-22 2010-06-29 Terapede, Llc Methods and apparatus for high-density chip connectivity
US10411086B2 (en) * 2014-04-07 2019-09-10 Semiconductor Components Industries, Llc High voltage capacitor and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1558281A (en) * 1975-07-31 1979-12-19 Tokyo Shibaura Electric Co Semiconductor device and logic circuit constituted by the semiconductor device
GB1580977A (en) * 1976-05-31 1980-12-10 Siemens Ag Schottkytransisitor-logic arrangements
DE2624339C2 (de) * 1976-05-31 1986-09-11 Siemens AG, 1000 Berlin und 8000 München Schottky-Transistorlogik
US4159915A (en) * 1977-10-25 1979-07-03 International Business Machines Corporation Method for fabrication vertical NPN and PNP structures utilizing ion-implantation
US4214315A (en) * 1979-03-16 1980-07-22 International Business Machines Corporation Method for fabricating vertical NPN and PNP structures and the resulting product
GB2056767A (en) * 1979-08-16 1981-03-18 Texas Instruments Inc A process and structure for Schottky transistor logic circuit
US4394673A (en) * 1980-09-29 1983-07-19 International Business Machines Corporation Rare earth silicide Schottky barriers
JPS5910260A (ja) * 1983-06-24 1984-01-19 Hitachi Ltd 集積注入論理回路

Also Published As

Publication number Publication date
US4947230A (en) 1990-08-07
JPS61113270A (ja) 1986-05-31
DE3582004D1 (de) 1991-04-11
CA1236928A (en) 1988-05-17
EP0178968A2 (en) 1986-04-23
EP0178968B1 (en) 1991-03-06
EP0178968A3 (en) 1988-09-14

Similar Documents

Publication Publication Date Title
US4038680A (en) Semiconductor integrated circuit device
US4484388A (en) Method for manufacturing semiconductor Bi-CMOS device
US3962717A (en) Oxide isolated integrated injection logic with selective guard ring
JP3431467B2 (ja) 高耐圧半導体装置
US3955269A (en) Fabricating high performance integrated bipolar and complementary field effect transistors
US5416354A (en) Inverted epitaxial process semiconductor devices
US4843448A (en) Thin-film integrated injection logic
US3993513A (en) Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures
JPH06151723A (ja) モノリシック半導体素子のバイポーラトランジスタ構造、及び前記モノリシック半導体素子の製造方法
KR910006672B1 (ko) 반도체 집적회로 장치 및 그의 제조 방법
JP2635044B2 (ja) 半導体デバイス
KR920001655A (ko) 바이폴라 트랜지스터용 자기정렬된 콜렉터 구조 및 이를 주입하는 방법
US5641691A (en) Method for fabricating complementary vertical bipolar junction transistors in silicon-on-sapphire
EP0233202A1 (en) MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE.
US4724221A (en) High-speed, low-power-dissipation integrated circuits
US5070382A (en) Semiconductor structure for high power integrated circuits
EP0178968B1 (en) Base coupled transistor logic
US5166094A (en) Method of fabricating a base-coupled transistor logic
US4101349A (en) Integrated injection logic structure fabricated by outdiffusion and epitaxial deposition
JPH065706B2 (ja) ＢｉＣＭＯＳ素子の製造方法
EP0221742B1 (en) Integrated circuit fabrication process for forming a bipolar transistor having extrinsic base regions
US4599635A (en) Semiconductor integrated circuit device and method of producing same
US5506156A (en) Method of fabricating bipolar transistor having high speed and MOS transistor having small size
JPH07130898A (ja) 半導体装置およびその製造方法
JPH0425711B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees